本发明专利技术提供一种基FPGA的A429总线和A717总线IP核，包含发送模块、接收模块、总线编码模块、总线解码模块、总线切换模块、存储模块、中断模块、时标模块、自检测模块、全局寄存器、发送仲裁、接收仲裁，主机接口，收发器，其中发送模块数据采用链表的方式进行控制和管理。模块数据采用链表的方式进行控制和管理。模块数据采用链表的方式进行控制和管理。
【技术实现步骤摘要】
一种基于FPGA的ARINC429和ARINC717总线IP核
[0001]本专利技术属于航空电子
，特别涉及一种基于FPGA的ARINC429总线和ARINC717总线IP核。
技术介绍
[0002]ARINC429总线简称A429总线，A429总线是飞机内部时分制命令、响应式多路复用数据总线。A429总线具有结构简单、性能稳定、抗干扰能力强的特点。A429总线采用非集中控制、传输可靠、错误隔离性好。目前已被广泛的应用到航空、航天、舰船、导弹等领域。
[0003]ARINC717总线简称A717总线，A717总线为ARINC公司在飞行数据记录方面制定的最新标准。飞行数据记录器是飞机上飞行记录系统的主要部件，俗称黑匣子，用来记录飞行中较为重要的一些数据参数。
[0004]A429总线与A717总线的关键部分是总线协议处理器。目前，国内大部分应用采取协议处理芯片来实现总线协议。但是，随着微电子技术、系统集成技术、通信技术的发展，导弹和军用航天器的效能不断提高，复杂程度也越来越高，系统的小型化、微型化已经成为一种现实的需求。传统的协议芯片来实现总线接口的方案已经不能很好的满足应用需求。此时使用基于IP核的方式来实现A429总线与A717总线协议处理更加灵活、扩展更加方便，更易于集成，可应用与各种嵌入式系统中。
[0005]而现有的A429总线与A717总线协议处理IP核多采用基于地址的数据管理方式存储空间利用率低，并且A429总线与A717总线不能相互兼容，需要额外占据的资源，加大资源的消耗，降低系统性能，不利于系统的精简和小型化。
技术实现思路
[0006]本专利技术的目的是为了解决现有的A429总线协议处理IP核和A717总线协议处理IP核采用基于地址的数据管理方式存储空间利用率低，并且A429总线的总线协议处理IP核和A717总线的总线协议处理IP核不能相互兼容，需要额外占据的资源，加大资源的消耗，降低系统性能，不利于系统的精简和小型化的问题。
[0007]为实现以上所述目的，本专利技术提供一种基于FPGA的A429总线和A717总线IP核，包含发送模块、接收模块、总线编码模块、总线解码模块、总线切换模块、存储模块、中断模块、时标模块、自检测模块、全局寄存器、发送仲裁、接收仲裁，主机接口，收发器，其中发送模块数据采用链表的方式进行控制和管理。
[0008]发送模块的链表包含发送消息控制块、发送消息存储块；发送消息控制块中存放总线消息的控制信息，包含发送时间值、发送周期、链表控制字、发送消息存储块指针、消息存储块指针个数，其中，发送消息存储块指针指向对应的发送消息存储块；发送消息存储块存放总线消息的控制字、保留字、发送延迟字、数据字。
[0009]接收模块包含接收消息存储块；接收消息存储块包含控制字、时间字、数据字；总线编码模块包含A429总线编码模块、A717总线编码模块；
总线解码模块包含A429总线解码模块、A717总线解码模块；发送模块包含的发送消息控制块数量≥1，具体数字取决于发送消息数量，发送消息控制块包含发送消息控制指针，该指针指向下一个发送消息控制块，最后一个消息控制块的指针指向开始的发送消息控制块。
[0010]一个发送消息控制块对应一条总线消息数据字，每个发送消息控制块链接发送消息存储块数量≥1，具体数字取决于发送消息的长度。
[0011]接收消息存储块具有单通道缓存、label号缓存、多通道缓存三种模式，其中单通道缓存、多通道缓存采取连续存储方式对接收数据存储，存储空间大小与硬件存储器件空间大小有关，label号缓存仅用于A429总线接收数据存储，并按照label号连续存储A429总线数据。
[0012]发送模块是总线消息的发送单元，包含发送消息控制子模块、发送存储器读写控制子模块、内部缓冲区。
[0013]发送模块用于处理A429总线与A717总线消息，实现周期与非周期发送、处理。
[0014]主机端通过主机端口配置发送模块，发送模块根据配置信息，确定需要发送的总线类型，通过发送仲裁从存储模块读取对应总线消息类型的发送消息控制块和发送数据控制块，并提取总线消息，发送到对应总线消息类型的编码器。
[0015]A429总线编码器根据发送数据控制块中的配置，对总线消息的数据进行编码、周期控制、波特率控制、发送消息延迟、奇偶检验、label号翻转处理后发送到收发器。
[0016]A717总线编码器根据发送数据控制块中的配置，对总线消息的数据进行编码、周期控制、波特率控制、发送消息延迟、奇偶检验处理后发送到收发器。
[0017]在总线消息发送完成后，发送模块根据中断配置状态决定是否发送中断请求给中断模块。
[0018]接收模块是总线消息的接收单元，包含接收消息控制子模块、接收存储器读写控制子模块、内部缓冲区。
[0019]主机端通过主机端口配置接收模块，接收模块根据配置信息，确定需要接收的总线类型，通过收发器接收对应总线消息，并将总线消息通过对应总线消息类型的解码器解码后存入内部缓冲区，总线消息接收后将发送请求信号给接收仲裁，通过接收仲裁将总线消息送入存储模块。
[0020]A429解码器根据接收模块读取的全局寄存器中的配置信息，配置A429接收状态，A429解码模块自适应波特率解码A429总线消息。
[0021]A717解码器根据接收模块读取的全局寄存器中的配置信息，配置A717接收状态，A717解码模块自适应波特率解码A717总线消息，并对解码后数据与A717同步字进行比较，两者一致后数据接收同步。
[0022]总线切换模块根据接收模块与发送模块的配置信息对总线收发信号进行切换，切换后将收发器端的收发信号连接到总线编码模块与总线解码模块。
[0023]在总线消息接收完成后，接收模块根据中断配置状态决定是否发送请求给中断模块。
[0024]自检测模块完成上电检测、初始化自检测、周期性自检测。
[0025]自检测模块从全局寄存器中读取自检测命令，并将自检测的结果写入到全局寄存
器中。
[0026]所述基于FPGA的A429总线和A717总线IP核内部对外接口均采用统一的wishbone标准总线，IP核可配置总线通道数量≥1，具体通道数量取决于硬件实现限制。
[0027]本专利技术通过FPGA的方式实现A429总线与A717总线IP核，具有以下有益效果：使用FPGA实现A429总线与A717总线协议IP核相对使用协议处理芯片，降低了成本。
[0028]发送消息控制块采用链表的方式实现，当发送模块获取当前发送消息控制块时，通过发送消息控制块指针即可获知下一个需要处理的发送消息控制块的地址，无需任何计算，高效方便的实现发送消息控制块的寻址；综上所述，通过FPGA实现A429总线与A717总线IP的方式有利于系统的精简和小型化，并降低了成本。
[0029]下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述并附本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于FPGA的A429总线和A717总线IP核，包含：发送模块、接收模块、总线编码模块、总线解码模块、总线切换模块、存储模块、中断模块、时标模块、自检测模块、全局寄存器、发送仲裁、接收仲裁，主机接口，收发器，其中发送模块数据采用链表的方式进行控制和管理；发送模块的链表包含发送消息控制块、发送消息存储块；发送消息控制块中存放总线消息的控制信息，包含发送时间值、发送周期、链表控制字、发送消息存储块指针、消息存储块指针个数，其中，发送消息存储块指针指向对应的发送消息存储块；发送消息存储块存放总线消息的控制字、保留字、发送延迟字、数据字；接收模块包含接收消息存储块；接收消息存储块包含控制字、时间字、数据字；总线编码模块包含A429总线编码模块、A717总线编码模块；总线解码模块包含A429总线解码模块、A717总线解码模块。2.依据权利1所述一种基于FPGA的A429总线和A717总线IP核，其特征在于：发送模块包含的发送消息控制块数量≥1，具体数字取决于发送消息数量，发送消息控制块包含发送消息控制指针，该指针指向下一个发送消息控制块，最后一个消息控制块的指针指向开始的发送消息控制块；一个发送消息控制块对应一条总线消息数据字，每个发送消息控制块链接发送消息存储块数量≥1，具体数字取决于发送消息的长度；接收消息存储块具有单通道缓存、label号缓存、多通道缓存三种模式，其中单通道缓存、多通道缓存采取连续存储方式对接收数据存储，存储空间大小与硬件存储器件空间大小有关，label号缓存仅用于A429总线接收数据存储，并按照label号连续存储A429总线数据。3.依据权利1所述一种基于FPGA的A429总线和A717总线IP核，其特征在于：发送模块是总线消息的发送单元，包含发送消息控制子模块、发送存储器读写控制子模块、内部缓冲区；发送模块用于处理A429总线与A717总线消息，实现周期与非周期发送、处理。4.依据权利1所述一种基于FPGA的A429总线和A717总线IP核，其特征在于：主机端通过主机端口配置发送模块，发送模块根据配置信息，确定需要发送的总线类型，通过发送仲裁从存储模块读取对应总线消息类型的发送消息控制块和发送...
【专利技术属性】
技术研发人员：王兰芳，宋迎杰，韩立美，
申请(专利权)人：北京石竹科技股份有限公司，
类型：发明
国别省市：
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