封装结构制造技术

本申请公开了一种封装结构，该封装结构包括：第一芯片和第二芯片，横向间隔设置；第一重分布层，电连接第一芯片；第二重分布层，电连接第二芯片，其中，第一重分布层的介电层的远离第一芯片的一侧与第二重分布层的介电层的远离第二芯片的一侧位于同一水平高度；打线，通过第一重分布层和第二重分布层之中的至少一者电连接第一芯片与第二芯片。上述技术方案，至少能够缩短芯片间的电性路径长度，有利于小型化封装结构。型化封装结构。型化封装结构。

【技术实现步骤摘要】
封装结构


[0001]本申请涉及半导体
，更具体地，涉及一种封装结构。

技术介绍

[0002]参见图1，在现有的FOCoS(Fan Out Chip on Substrate，扇出型基板上芯片)封装结构10中，基板12上横向间隔设置有两个芯片22、24，每个芯片22、24下方具有重分布层42、44。其中，两个芯片22、24的厚度不同，并且因此两个重分布层42、44的底面不齐平。两个重分布层42、44的底面与基板12之间通过不同尺寸的微凸块(ubump)52、54、56、58来连接。两个芯片22、24通过微凸块54、桥接迹线30、及微凸块56电连接。其中，连接芯片22与基板12的微凸块52高度高且直径大、连接芯片22与桥接迹线30的微凸块54高度高且直径小、连接芯片24与桥接迹线30的微凸块56高度低且直径小、连接芯片24与基板12的微凸块58高度低且直径大。现有的桥接迹线30的线宽很细，一般为2μm。
[0003]但是上述封装结构10通常会具有以下问题：(1)需要经由两个微凸块54、56和桥接迹线30电连接两个芯片22、24，因此具有芯片22、24间的电性路径较长的缺点；另外，由于两个芯片22、24上的两个重分布层42、44的底面不齐平，在基板12上重组件(recon)两个芯片22、24及两个重分布层42、44的制程中会受到限制，而无法将两个芯片22、24放置得更近，这也会导致芯片22、24间的电性路径较长而降低电性性能；(2)结构和制程也比较复杂，例如需要额外的线路制程来制造桥接迹线30，再例如分次电镀不同尺寸的微凸块52、54、56、58将增加步骤成本，若同时电镀则微凸块尺寸将互相牵制且良率较低；(3)另外各材料的CTE(coefficient of thermal expansion，热膨胀系数)不匹配，在热制程中将发生翘曲，应力将集中在芯片22、24的角落处，当芯片22、24间的结构刚性不足以抵抗应力时，位于应力集中点上方缺乏保护结构且很细的桥接迹线30将容易沿芯片22、24的边缘处发生断裂35。

技术实现思路

[0004]针对以上问题，本申请提出一种封装结构，至少能够缩短芯片间的电性路径长度，有利于小型化封装结构。
[0005]本申请的技术方案是这样实现的：
[0006]根据本申请的一个方面，提供了一种封装结构，封装结构包括：第一芯片和第二芯片，横向间隔设置；第一重分布层，电连接第一芯片；第二重分布层，电连接第二芯片，其中，第一重分布层的介电层的远离第一芯片的一侧与第二重分布层的介电层的远离第二芯片的一侧位于同一水平高度；打线，通过第一重分布层和第二重分布层之中的至少一者电连接第一芯片与第二芯片。
[0007]在一些实施例中，封装结还包括：电连接件，从第一重分布层和第二重分布层之中的至少一者远离第一芯片或第二芯片延伸；第三重分布层，衔接电连接件的远离第一芯片或第二芯片的一端。
[0008]在一些实施例中，多个电连接件的尺寸相同。
[0009]在一些实施例中，第一重分布层的侧面相对于第一芯片的侧面内缩。
[0010]在一些实施例中，打线连接第一芯片的露出的焊盘。
[0011]在一些实施例中，封装结构还包括填充物，填充物包覆打线。
[0012]在一些实施例中，填充物还包覆第一芯片的侧面和第二芯片的侧面。
[0013]在一些实施例中，封装结构还包括导热垫，导热垫设置在第一芯片和第二芯片之中的至少一者上。
[0014]在一些实施例中，封装结构还包括封装层，封装层包覆导热垫，并且封装层的顶面与导热垫的顶面齐平。
[0015]在一些实施例中，第一重分布层的介电层的总厚度与第二重分布层的介电层的总厚度不同。
[0016]在上述封装结构中，通过打线电连接横向间隔设置的芯片，取代现有的微凸块和桥接迹线，能够缩短芯片间的电性路径长度，且有利于小型化封装结构。另外，由于打线的直径较大且具有弧度与韧性，相较于横向水平延伸且很细的桥接迹线而言更能承受应力，因此打线不易断裂，可以提高芯片间的电连接的可靠性。
附图说明
[0017]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1是现有技术中一种封装结构的截面示意图。
[0019]图2A是根据本申请的一个实施例的封装结构的截面示意图。
[0020]图2B是图2A的封装结构中的第一芯片和第二芯片之间位置处的局部放大截面示意图。
[0021]图3是根据本申请的另一个实施例的封装结构的截面示意图。
[0022]图4是根据本申请的另一个实施例的封装结构的截面示意图。
[0023]图5是根据本申请的另一个实施例的封装结构的截面示意图。
[0024]图6A至图6P是根据本申请的实施例的形成封装结构的多个步骤处的截面示意图。
[0025]图7A至图7N是根据本申请的实施例的形成封装结构的另外多个步骤处的截面示意图。
具体实施方式
[0026]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。
[0027]下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本技术。当然这些仅仅是实例并不旨在限定本技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二
部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本技术在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0028]在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请的各个实施例。
[0029]图2A是根据本申请的一个实施例的封装结构100的截面示意图。参考图2A所示，封装结构100包括第一芯片110和第二芯片120，第一重分布层(Re
‑
distribution Layer，RDL)130和第二重分布层140。第一芯片110和第二芯片120横向间隔设置。第一重分布层130电连接第一芯片110。第二重分布层140电连接第二芯片120。
[0030]第一重分布层130包括至少一层介电层，图2A中示出了两个介电层131、132。第二重分布层140包括至少一层介电层，图2A中示出了两个介电层141、142。在其他实施例中，第一重分布层130和第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种封装结构，其特征在于，包括：第一芯片和第二芯片，横向间隔设置；第一重分布层，电连接所述第一芯片；第二重分布层，电连接所述第二芯片，其中，所述第一重分布层的介电层的远离所述第一芯片的一侧与所述第二重分布层的介电层的远离所述第二芯片的一侧位于同一水平高度；打线，通过所述第一重分布层和所述第二重分布层之中的至少一者电连接所述第一芯片与所述第二芯片。2.根据权利要求1所述的封装结构，其特征在于，还包括：电连接件，从所述第一重分布层和所述第二重分布层之中的至少一者远离所述第一芯片或所述第二芯片延伸；第三重分布层，衔接所述电连接件的远离所述第一芯片或所述第二芯片的一端。3.根据权利要求2所述的封装结构，其特征在于，多个所述电连接件的尺寸相同。4.根据权利要求1所述的封装结构，其特征在于，所述...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：新型
国别省市：