基于可编程器件的动态边界扫描链路测试方法技术

本发明专利技术提出一种基于PLD、FPGA器件的动态边界扫描链路的测试方 法，将动态边界扫描链路链接器(DSCL，Dynamic Scan Chain Linker) 采用HDL RIL代码例化到一个可编程器件之内，实现边界扫描测试时多 个扫描链路的动态加载和卸载，从而灵活的对边界扫描电路进行测试， 所述DSCL含有一个IEEE1149.1 TAP状态机，一个指令寄存器，一个标 识符寄存器，一个链路控制寄存器，一个RTI同步寄存器，一个旁路寄 存器和一个链路链接器，使测试机可以透过测试访问端口TAP实现对链 路控制寄存器的控制，而链路链接器会依据链路控制寄存器的值来对挂 接在供链接的扫描端口LSP上的扫描链路实施链接。

【技术实现步骤摘要】

本专利技术涉及电子电路测试领域，尤其涉及印制电^各组装板的边界扫 描测试的领域。
技术介绍
随着半导体工业的发展，组装板上信号链路的速度、io密度越来越 高，而来自消费市场的驱动力使得组装板的面积、面市时间的压力也越 来越大，这使得传统的结构化测试方法愈来愈无法满足组装板业的需 求。作为新一代的测试架构边界扫描链路测试，日益引起业界的关注， 这种测试架构在硅片内部提供了一系列的寄存器的控制器，以实现结构 化测试所需的，对组装板上电气网络进行控制与可视性。如今，大多数的大规模的集成电路在硅片内部集成了与IEEE1149. 1标准相兼容的边 界扫描电路。而且，与之相对应的测试工具，也得到了工业界的良好支 持。为此，无数的系统供应商，从PC到大型的电信系统，直至航空， 航天，都要求在系统设计时，充分利用边界扫描测试架构所带来的便利， 来提高系统的可测试性，从而提高产品质量，降低系统成本，增强市场 竟争力。边界扫描测试要求印制板上所有与IEEE1149. 1相容的器件在电路 中构成一个边界扫描链路。这样可以避免了多时钟域，从而无需面对各 个扫描链路同步这类棘手的问题，并且只需提供一个测试头，从而减小 了元器件成本及印制板板面开销。最终的边界扫描测试应用可以用一台廉价的PC经由并口来执行而 不需要昂贵的、专门的测试控制器，从而减小了测试成本。由于边界扫描测试架构的广泛适用性，工业界很快的发现这一架构 在嵌入式系统的调试、在系统配置方面的潜力，促使这一架构变得更加 流行。但是由于被赋予了额外的功能而影响了互操作性，因为这些专门 的工具都不允许自己的器件和第三方的边界扫描器件处于同 一个扫描 链路之中。4此外，边界扫描测试工具也,人简单互连测试，以及对由边界扫描的 输入输出所包围的筒单组合逻辑的测试，发展到对存储器乃至对非易失 性的存储器如闪存的在系统配置。这样的测试应用需要大量的测试向 量，对板上的边界扫描链路作适当的分割，将没有参与测试的边界扫描 链路从整个扫描链路中移除，会带来效率上的巨大提升。针对这种需求，现有的技术是采用半导体厂商开发出 一 系列的边界扫描链路管理的器件，如TI SN74LVT8986,国家半导体STA112等。但 是使用这些器件来管理板上边界扫描链路的同时，无疑会增加元器件、 印制板的成本。近年来，随着PLD ( Programmable Logic Device )可编程逻辑器件、 FPGA (Field Programmable Gate Array)可编程逻辑门阵列才支术的发 展，越来越多的PLD、 FPGA 一皮用于电鴻"没计之中，而且我们也发现， PLD/FPGA的内部及外部输入输出(10)的资源并不是被100%的用尽的， 在一些产品线上，平均有3W的内部资源、12%I0的资源闲置不用。本专利技术的目的在于利用PLD、 FPGA的可编程性，针对边界扫描测试 链路管理的需求，提出一种基于PLD、 FPGA器件的一种动态的、边界扫 描链路的管理方案。
技术实现思路
本专利技术的目的在于利用PLD、 FPGA的可编程性，针对边界扫描测试 链路管理的需求，提出一种基于PLD、 FPGA器件的动态的边界扫描链路 的测试方案，可以动态地加载或卸载待测试的多个边界扫描链路。本专利技术是一种，测试 系统包括测试机，至少一个可编程器件，以及待测试的边界扫描链路， 所述动态边界扫描链路测试方法包括如下步骤步骤1、将扫描链路链接器DSCL例化到可编程器件之内；步骤2、动态地链接所需要测试的边界扫描链路；步骤3、进行测试。所述的边界扫描链路链接器包括一个IEEE1149.1测试访问端口 TAP状态机， 一个指令寄存器， 一个标识符寄存器， 一个链路控制寄存 器， 一个RTI同步寄存器， 一个旁路寄存器和一个链路链接器， 一组测 试访问端口 TAP和N组供链^t妻扫描端口 LSP。所谓的例化，是指将采用HDL RIL代码描述所述扫描链路链接器 (DSCL)经过逻辑综合(synthesis)、布局布线(place & route ) 转 换成目标PLD/FPGA技术库逻辑单元和连接，并最终生成编程文件上传 到所述的可编程器件之内。可编程器件可以是专门用来做测试工具的专 用器件，特殊地所述的可编程器件是所述待测试的边界扫描链路所在的 电路组装板上有多余资源的可编程器件。所述的链路控制寄存器为2N bit寄存器，通过扩展寄存器的位数 能支持更多的待测边界扫描链路，所述的N为正整数。本专利技术运用IEEE1149. 1协议实现对链路控制寄存器的控制，而链 路链接器会依据链路控制寄存器的值来对下游的扫描链路实施链接，其 中所述的动态地链接所需测试的边界扫描链路的过程如下步骤a:测试机使用异步复位机制或使用同步复位机制，使边界扫 描链路DSCL TAP状态机进入测试逻辑重设置状态(Test-Logic-Reset ), 此时DSCL的同步机制使的所有挂接在LSP上待测扫描链路进入测试逻 辑重设置状态(Test-Logic-Reset),与此同时链路控制寄存器清零， 即所有的LSP将被卸载；步骤b:测试机控制所述的TAP状态机至SCAN-IR,设置所述指令寄 存器的值为SCANSEL;步骤c:测试机控制所述TAP状态机至SCAN-DR，由于在步骤2已 设置所述指令寄存的值为SCANSEL，根据测试需求，设置所述的链路控 制寄存器；步骤d:当所述TAP状态才几状态流转为UPDATE-DR后，所述的《连3各 控制寄存器生效，DSCL TAP状态和LSP TAP状态机开始同步，链路的拓 朴也随之发生改变，LSP端口对应的待测试边界扫描链路被选中。所述的链路控制寄存器每2个bit为一组，对应一个LSP端口，其 中一个bit为EN位，另外一个bit为TMS位，所述的EN值表示其对应 的LSP端口是否净皮选中，所述的TMS位和RTI同步寄存器一起决定对应 的LSP端口未4皮加载时其TMS ( LSPTMS )的状态。如果在测试中，需要加载或卸载待测试的边界扫描链路，测试机只 需要执行上述步骤b-d改变链路控制寄存器的值从而实现加载或卸载。通过将M个边界扫描链路链接器DSCL级联的方式，可以支持M*N 的待测试边界扫描链路。6本专利技术有利于降低印制电路板版面开销和成本，由于该实现是RTL HDL代码来表示的，它可以被植入设计中任意架构的PLD/FPGA器件之内， 无需专门的半导体器件。同时很容易的在PLD内实现一个透明穿透模式，使用户可以透明地 访问下游链路，用户在使用专用的调试器时不需要再加装一个接头。附图说明图1是测试系统框图2是DSCL设计框图3是IEEE1149. 1状态机流转图4是DSCL级联的测试框图。具体实施例方式本专利技术提出一种基于PLD、 FPGA器件的一种动态的、边界扫描链路 的测试方法，设计了一种动态的边界扫描链路链接器(DSCL, Dynamic Scan Chain Linker )，采用HDL RIL代码将DSCL例化到一个PLD或FPGA 可编程器件内，特殊地可以直接例化到所要测试的组装板上的一个内部 与10资源有富余的可编程器件之内，实现边界扫描测试时多个边界扫 描链路的动态加载和卸载，从而灵活的对边界本文档来自技高网...

【技术保护点】
一种基于可编程器件的动态边界扫描链路测试方法，测试系统包括测试机，至少一个可编程器件，以及待测试的边界扫描链路，其特征在于：所述动态边界扫描链路测试方法包括如下步骤：　步骤１、将边界扫描链路链接器ＤＳＣＬ例化到可编程器件之内；　 步骤２、动态地链接所需要测试的边界扫描链路；　步骤３、进行测试。

【技术特征摘要】

【专利技术属性】
技术研发人员：王庆翔，
申请(专利权)人：UT斯达康通讯有限公司，
类型：发明
国别省市：86