低应力含硼层的沉积制造技术

本技术的示例包括用于在基板上形成含硼材料的半导体处理方法。示例性处理方法可包括：将包括含硼前驱物的沉积前驱物输送至半导体处理腔室的处理区域。可在半导体处理腔室的处理区域内，从沉积前驱物形成等离子体。所述方法可进一步包括：在设置在半导体处理腔室的处理区域内的基板上沉积含硼材料，其中基板的特征在于：低于或约50℃的温度。沉积态含硼材料可以特征在于：小于或约2nm的表面粗糙度，以及小于或约

【技术实现步骤摘要】
【国外来华专利技术】低应力含硼层的沉积
相关申请的交叉引用
[0001]本申请要求于2020年8月7日提交的题为“DEPOSITION OF LOW
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STRESS BORON
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CONTAINING LAYERS(低应力含硼层的沉积)”的美国专利申请第16/987,704号的优先权，所述美国专利申请通过引用以其整体并入本文。


[0002]本技术涉及用于半导体处理的方法和系统。更具体地，本技术涉及与用于生产低应力含硼层或半导体基板的系统和方法。

技术介绍

[0003]通过在基板表面上生产错综复杂图案化的材料层的工艺使得制作集成电路成为可能。在基板上产生经图案化材料需要用于形成和移除材料的受控方法。随着器件尺寸持续减小，膜特性可能会对器件性能产生更大的影响。用于形成材料层的材料可能会影响所生产的器件的操作特性。随着材料厚度持续减小，膜的沉积态(as
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deposited)特性可对器件性能产生更大的影响。
[0004]因此，需要可用于产生高质量器件和结构的改良的系统和方法。本技术可满足这些和其他需求。

技术实现思路

[0005]本技术的实施例包括用于在基板上形成含硼材料的半导体处理方法。示例性处理方法可包括：将包括含硼前驱物的沉积前驱物输送至半导体处理腔室的处理区域。可在半导体处理腔室的处理区域内，从沉积前驱物形成等离子体。所述方法可进一步包括：在设置在半导体处理腔室的处理区域内的基板上沉积含硼材料，其中基板的特征在于：低于或约50℃的温度。/>[0006]在示例性实施例中，含硼前驱物可包括选自碳化硼、氮化硼、氮化碳硼、含硼硅、含硼氧化硅、硼和含硼的氧化硅和含硼氮化硅中的一种或多种化合物。除了含硼前驱物之外，沉积前驱物可包括以下各项中的一者或多者：含硼前驱物、含硅前驱物和含氮前驱物。在额外实施例中，除了沉积前驱物之外，可将惰性前驱物输送至处理区域，并且惰性前驱物对沉积前驱物的流速比可以是大于或约10:1。示例性惰性前驱物可包括氦或氩。在进一步的实施例中，半导体处理腔室可以特征在于：基板处理区域中的压力是小于或约100毫托，并且形成的等离子体可以是在大于2000瓦的偏压功率下形成的偏压等离子体。
[0007]半导体处理方法的额外实施例可包括：将包括含硼前驱物的沉积前驱物输送至半导体处理腔室的处理区域。可对设置在半导体处理腔室的处理区域内的基板施加偏压功率，其中偏压功率是大于或约3000瓦。可在半导体处理腔室的处理区域内由沉积前驱物形成等离子体，并且可将含硼材料沉积在基板上。
[0008]在示例性实施例中，偏压功率可以是大于或约4000瓦。在额外的示例性实施例中，
除了沉积前驱物之外，还可将惰性前驱物输送至处理区域，并且惰性前驱物对沉积前驱物的流速比可以是大于或约10:1。基板可以特征在于：在含硼材料的沉积的至少一部分期间的低于或约50℃的温度。
[0009]半导体处理方法的又额外实施例可包括：将含硼前驱物输送至半导体处理腔室的处理区域。示例性方法可进一步包括：在半导体处理腔室的处理区域内形成含硼前驱物的等离子体，并在设置在处理区域内的基板上沉积含硼材料。含硼材料可以特征在于：小于或约2nm的沉积态表面粗糙度。
[0010]在示例性实施例中，沉积态含硼材料可以特征在于：小于或约
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500MPa的应力水平。沉积态含硼材料也可包括碳，其中大于或约60％的碳原子具有sp3杂化键。在额外的示例性实施例中，含硼材料可具有小于或约25摩尔％的氢。示例性含硼材料可包括选自碳化硼、氮化硼、氮化碳硼、含硼硅、含硼氧化硅、硼和含硼的氧化硅和含硼氮化硅中的一种或多种化合物。在进一步的示例性实施例中，除了含硼前驱物之外，还可将惰性前驱物输送至基板处理区域，并且惰性前驱物对含硼前驱物的流速比可以是大于或约10:1。在含硼材料的沉积期间，可将偏压功率施加至基板，其中偏压功率是大于或约3000瓦。基板可以特征在于：含硼材料的沉积期间的低于或约50℃的温度。
[0011]这样的技术可相对于常规系统和技术提供许多益处。例如，本技术的实施例产生具有低表面粗糙度的沉积态含硼层，这使得所述含硼层非常适合于硬模以及其他功能。此外，沉积态含硼层具有不会显著弯折或扭曲相邻的基板特征的低应力。结合以下描述和附图更详细地描述这些和其他实施例以及它们的优点和特征中的许多优点和特征。
附图说明
[0012]通过参考说明书的其余部分和附图，可进一步了解所公开的技术的本质与优点。
[0013]图1示出根据本技术的一些实施例的示例性处理系统的俯视图。
[0014]图2A示出根据本技术的一些实施例的示例性半导体处理腔室的示意性剖面视图。
[0015]图2B示出根据本技术的一些实施例的额外示例性半导体处理腔室的示意性剖面视图。
[0016]图3示出根据本技术的一些实施例的示例性基板支撑件和静电吸盘的示意性剖面视图。
[0017]图4示出根据本技术的一些实施例的半导体制造方法中的操作。
[0018]附图中的若干附图作为示意图被包括。应理解，附图仅用于说明的目的，并且除非特别说明是按比例示出，否则不应被视为按比例示出。此外，作为示意图，提供附图是为了帮助理解，并且与现实的表现相比，可能不包括所有方面或信息，并且出于说明的目的，可能包括夸大的材料。
[0019]在附图中，类似的部件和/或特征可以具有相同的附图标记。进一步地，相同类型的各部件可通过在附图标记后加上在类似部件之间进行区分的字母来加以区分。如果在说明书中仅使用第一附图标记，则描述适用于具有相同第一附图标记的类似部件中的任何一个，而无论字母如何。
具体实施方式
[0020]本技术包括用于在半导体基板上沉积以低粗糙度和低应力为特征的含硼层的系统和工艺方法。这些系统和方法的实施例解决了形成以低粗糙度和低应力为特征的沉积态含硼层的问题，所述沉积态含硼层经历较少的用于平滑表面粗糙度并中和应力的沉积后处理操作。以低粗糙度和低应力为特征的含硼层正受到越来越多的关注，例如，作为用于图案化对基板的底层材料中的高深宽比(HAR)特征的蚀刻的硬模。
[0021]这些HAR特征的示例包括3D NAND存储器单元中的通道和触点，所述通道和触点可延伸穿过数百个含硅层，并且可以特征在于大于或约70:1的深宽比(即，高度对宽度比)。以常规方式形成的含硼硬模的特征在于相对于硬模的对蚀刻含硅层的高选择性，而且还特征在于高表面粗糙度(例如，平均表面粗糙度为大于或约10nm)和高应力(例如，应力水平为小于或约
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1000MPa，其中应力值越负表示材料施加的压缩力越大)，这会在蚀刻期间产生问题。这些问题包括由高表面粗糙度引起的变形的图案化和不良的临界尺寸均匀性。这些问题还包括底层基板堆叠的弯折和弯曲，以及掩模的破裂，所有这些都是由硬模层中的高应力引起的。
[0022]常规系统和方法通过执行沉积后硬模处理操作来解决这些问题，诸如执行化学机械抛光本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体处理方法，包含以下步骤：将包含含硼前驱物的沉积前驱物输送至半导体处理腔室的处理区域；在所述半导体处理腔室的所述处理区域内形成所述沉积前驱物的等离子体；以及在所述半导体处理腔室的所述处理区域内的基板上沉积含硼材料，其中所述基板的特征在于：低于或约50℃的温度。2.如权利要求1所述的半导体处理方法，其中所述方法进一步包含以下步骤：将惰性前驱物输送至所述半导体处理腔室的所述处理区域，其中所述惰性前驱物对所述沉积前驱物的流速比为大于约10:1。3.如权利要求2所述的半导体处理方法，其中所述惰性前驱物包含氦或氩中的至少一者。4.如权利要求1所述的半导体处理方法，其中所述半导体处理腔室的特征在于：小于或约100毫托的压力。5.如权利要求1所述的半导体处理方法，其中所述沉积前驱物进一步包含含硼前驱物。6.如权利要求1所述的半导体处理方法，其中所述沉积前驱物进一步包含含硅前驱物或含氮前驱物中的至少一者。7.如权利要求1所述的半导体处理方法，其中所述含硼材料包含以下各项中的至少一者：碳化硼、氮化硼、氮化碳硼、含硼硅、含硼氧化硅、硼和含硼的氧化硅或含硼氮化硅。8.如权利要求1所述的半导体处理方法，其中所述等离子体是在大于2000瓦的偏压功率下形成的偏压等离子体。9.一种半导体处理方法，包含以下步骤：将包含含硼前驱物的沉积前驱物输送至半导体处理腔室的处理区域；对设置于所述半导体处理腔室的所述处理区域内的基板施加偏压功率，其中所述偏压功率是大于或约3000瓦；在所述半导体处理腔室的所述处理区域内形成所述沉积前驱物的等离子体；以及在所述基板上沉积含硼材料。10.如权利要求9所述的半导体处理方法，其中所述基板的特征在于：低于或约50℃的温...

【专利技术属性】
技术研发人员：王慧圆，R，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：