集成电路器件及其制造方法技术

本申请的实施例提供了集成电路器件及其制造方法。集成电路器件包括在衬底上的纳米结构的第一垂直堆叠件、在衬底上的纳米结构的第二垂直堆叠件、在第一和第二垂直堆叠件之间并与第一和第二垂直堆叠件直接接触的壁结构、围绕纳米结构的三个侧的栅极结构和在纳米结构的第一垂直堆叠件旁边的源极/漏极区。的第一垂直堆叠件旁边的源极/漏极区。的第一垂直堆叠件旁边的源极/漏极区。

【技术实现步骤摘要】
集成电路器件及其制造方法


[0001]本申请的实施例涉及半导体
，更具体地，涉及集成电路器件及其制造方法。

技术介绍

[0002]半导体集成电路(IC)行业经历了指数级增长。IC材料和设计的技术进步产生了几代IC，每一代都比上一代具有更小且更复杂的电路。在IC演进期间，功能密度(即每芯片面积互连器件的数量)普遍增加，而几何尺寸(即可以使用制造工艺创建的最小组件(或线))减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。这种按比例缩小也增加了处理和制造IC的复杂性。

技术实现思路

[0003]根据本申请的实施例的一个方面，提供了一种集成电路器件，包括：纳米结构的第一垂直堆叠件，位于衬底上方；纳米结构的第二垂直堆叠件，位于衬底上方；壁结构，位于第一垂直堆叠件和第二垂直堆叠件之间并且与第一垂直堆叠件和第二垂直堆叠件直接接触；栅极结构，环绕纳米结构的三个侧；以及源极/漏极区，位于纳米结构的第一垂直堆叠件旁边。
[0004]根据本申请的实施例的另一个方面，提供了一种集成电路器件，包括：多个纳米结构，位于衬底上方，纳米结构中的每个包括：上侧；下侧，与上侧相对；第一横向侧，面向第一横向方向；第二横向侧，与第一横向侧相对；第三横向侧，面向横向于第一横向方向的第二横向方向；和第四横向侧，与第三横向侧相对；栅极结构，在第一横向方向上延伸，栅极结构接触纳米结构中的每个的上侧、下侧和第一横向侧，栅极结构与纳米结构中的每个的第三横向侧和第四横向侧隔离；以及源极/漏极区，在多个纳米结构旁边，源极/漏极区在第一横向上具有不对称形状。
[0005]根据本申请的实施例的又一个方面，提供了一种制造集成电路器件的方法，包括：形成纳米结构的第一堆叠件、纳米结构的第二堆叠件和纳米结构的第三堆叠件，第一堆叠件、第二堆叠件和第三堆叠件彼此横向分离；在第一堆叠件和第二堆叠件之间形成壁结构；在第二堆叠件和第三堆叠件之间形成隔离区；形成与第一堆叠件接触的第一源极/漏极区，形成与第二堆叠件接触的第二源极/漏极区，以及形成与第三堆叠件接触的第三源极/漏极区；修整第一源极/漏极区和第二源极/漏极区的部分，部分相互面对并且垂直地重叠壁结构；以及在第一堆叠件、第二堆叠件和第三堆叠件上方形成栅极结构。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A
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图1S是根据本公开的实施例制造的IC器件的部分的示意性俯视图和截面侧视图。
[0008]图2A
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图2Q是根据本公开的各个方面的在制造的各个阶段的IC器件的中间立体视图。
[0009]图3A
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图3I是根据本公开的各个方面在制造的各个阶段的IC器件的中间立体视图。
[0010]图4是根据各种实施例的栅极结构的示意性截面侧视图。
[0011]图5是根据各种实施例的方法的流程图。
具体实施方式
[0012]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0013]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0014]表示相对程度的术语，例如“约”、“基本上”等，应被解释为本领域普通技术人员根据当前的技术规范会理解的。
[0015]本公开一般涉及半导体器件，更具体地涉及场效应晶体管(FET)，诸如平面FET、三维鳍线FET(FinFET)或纳米结构器件。纳米结构器件的示例包括全环栅(GAA)器件、纳米片FET(NSFET)、纳米线FET(NWFET)等。在先进的技术节点中，纳米结构器件之间的有源区间距通常是均匀的，源极/漏极外延结构是对称的，并且金属栅极围绕纳米结构(例如纳米片)的四个侧。由于更大的金属栅极端盖(endcap)和增加的源极/漏极外延尺寸，增加了栅极
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漏极电容(“Cgd”)。
[0016]本公开的实施例通过减小金属栅极端盖和源极/漏极外延尺寸来减小栅极
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漏极电容。也减小了有源区间距。在一些实施例中，壁结构形成在单元边界处。壁结构可以是多层结构。切割或修整与壁结构相邻的源极/漏极外延层以防止相邻源极/漏极外延层的合并。通过减小金属栅极端盖和源极/漏极外延横向尺寸，可以减小栅极
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漏极电容。因此，提升了器件性能，并且可以减小纳米结构器件之间的有源区间距，这节省了芯片面积。
[0017]可以通过任何合适的方法对纳米结构晶体管结构进行图案化。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺对结构进行图案化。通常，双重图案或多重图案工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使
用光刻工艺来图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化纳米结构晶体管结构。
[0018]图1A
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图1S图示了根据本公开的实施例制造的IC器件10的部分的示意性立体视图以及截面俯视图和侧视图，其中IC器件10包括纳米结构器件20A
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20E，其可以是全环栅场效应晶体管(GAAFET)。图1A是根据各种实施例的IC器件10的部分的示意性立体视图。图1B是包括纳米结构器件20A
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20E的IC器件10的部分的示意顶视图。图1C是沿图1B所示的线C
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C的包括纳米结构器件20A
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20E的IC器件10的部分的示意性截面侧视图。图1D是具有不同于图1C中所示的配置的区域175的图。图1E和图1F是根据各种实施例的图1C中所示的区域150的详细视图。图1G是沿图1B中所示的线G
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G的IC器件10的部分的示意性截面侧视图。图1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路器件，包括：纳米结构的第一垂直堆叠件，位于衬底上方；纳米结构的第二垂直堆叠件，位于所述衬底上方；壁结构，位于所述第一垂直堆叠件和所述第二垂直堆叠件之间并且与所述第一垂直堆叠件和所述第二垂直堆叠件直接接触；栅极结构，环绕所述纳米结构的三个侧；以及源极/漏极区，位于纳米结构的所述第一垂直堆叠件旁边。2.根据权利要求1所述的集成电路器件，其中，所述壁结构包括：芯介电层；以及衬垫介电层，位于所述芯介电层与所述第一垂直堆叠件和所述第二垂直堆叠件之间。3.根据权利要求2所述的集成电路器件，其中，所述芯介电层和所述衬垫介电层具有不同的蚀刻选择性。4.根据权利要求3所述的集成电路器件，其中，所述芯介电层与所述衬垫介电层接触。5.根据权利要求2所述的集成电路器件，其中，所述衬垫介电层具有与所述芯介电层基本上相同的蚀刻选择性，所述壁结构还包括：蚀刻停止层，位于所述衬垫介电层和所述芯介电层之间。6.根据权利要求2所述的集成电路器件，其中，所述衬垫介电层包括通过所述栅极结构彼此垂直分离的间隔件部分。7.根据权利要求6所述的集成电路器件，其中，所述栅极结构包括：介电层，与所述间隔件部分的上表面和下表面接触；以及导电层，通过所述介电层与所述间隔件部分垂直分离。8.根据权利要求1所述的集成电路器件，还包括：栅极隔离结构，延伸穿过所述栅极结构并且接...

【专利技术属性】
技术研发人员：江国诚，朱熙甯，陈冠霖，张家豪，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：