一种移位寄存器单元、栅极驱动电路及显示装置制造方法及图纸

本公开涉及显示技术领域，公开了一种移位寄存器单元、栅极驱动电路及显示装置，该移位寄存器单元包括移位寄存器和下冲形成电路，移位寄存器被配置为通过驱动输出端输出驱动信号，下冲形成电路与移位寄存器的驱动输出端耦接，下冲形成电路被配置为响应于下级驱动输出端的信号，使驱动输出端输出的驱动信号由有效电位经过第一无效电位后转换为第二无效电位，上述有效电位与第一无效电位之间的电压差值大于有效电位与第二无效电位之间的电压差值，上述下冲形成电路的设置能在输出的驱动信号的下降沿处形成数值为第一无效电位的下冲波形，从而能够在输出驱动信号后快速关闭对应像素电极的晶体管，有效减少了充电串扰。有效减少了充电串扰。有效减少了充电串扰。

【技术实现步骤摘要】
一种移位寄存器单元、栅极驱动电路及显示装置


[0001]本公开涉及显示
，提供了一种移位寄存器单元、栅极驱动电路及显示装置。

技术介绍

[0002]随着游戏、高清动态视频源等的逐渐增多，人们对显示面板的高频率刷新和窄边框需求日益增多，即要求高刷新频率屏幕能带来更流畅的画面显示，窄边框屏幕能使画面的显示更为完全。但高刷新频率会导致电量消耗更快，窄边框的需求会使显示区域的元器件的布线更少，以上情况给显示面板的充电过程带来了更多的挑战。

技术实现思路

[0003]本公开实施例提供一种移位寄存器单元、栅极驱动电路及显示装置，用以解决充电串扰的问题。
[0004]本公开提供的具体技术方案如下：
[0005]第一方面，本公开实施例提供了一种移位寄存器单元，包括：
[0006]移位寄存器，被配置为通过驱动输出端输出驱动信号；
[0007]下冲形成电路，与移位寄存器的驱动输出端耦接，下冲形成电路被配置为响应于下级驱动输出端的信号，使驱动输出端输出的驱动信号由有效电位经过第一无效电位后转换为第二无效电位，其中，有效电位与第一无效电位之间的电压差值大于有效电位与第二无效电位之间的电压差值。
[0008]可选地，下冲形成电路进一步被配置为响应于下级驱动输出端的信号，将下冲时钟控制端的无效电位输出给驱动输出端，作为第一无效电位；
[0009]移位寄存器进一步被配置为将输出时钟信号端的有效电位输出给驱动输出端，作为有效电位；以及，将输出时钟信号端的无效电位输出给驱动输出端，作为第二无效电位。
[0010]可选地，下冲时钟控制端的无效电位的时长小于输出时钟信号端的有效电位的时长；
[0011]输出时钟信号端的周期为下冲时钟控制端的周期的2倍，且，在输出时钟信号端的一个周期内，输出时钟信号端的下降沿与下冲时钟控制端的下降沿对齐。
[0012]可选地，下冲形成电路包括：第一晶体管；
[0013]第一晶体管的控制端与下级驱动输出端耦接，第一晶体管的第一端与下冲时钟控制端耦接，第一晶体管的第二端与驱动输出端耦接。
[0014]可选地，移位寄存器包括：
[0015]输入电路，被配置为响应于输入信号端的信号，将第一电位信号端的信号提供给第一上拉节点；
[0016]复位电路，被配置为响应于复位信号端的信号，将第二电位信号端的信号提供给第一上拉节点；
[0017]控制电路，被配置为控制第一上拉节点和下拉节点的信号；
[0018]输出电路，被配置为响应于第一上拉节点的信号，将输出时钟信号端的信号提供给驱动输出端；以及响应于下拉节点的信号，将第二电位控制端的信号提供给驱动输出端。
[0019]可选地，输入电路包括：第二晶体管；
[0020]第二晶体管的控制端与输入信号端耦接，第二晶体管的第一端与第一上拉节点耦接，第二晶体管的第二端与第一电位信号端耦接。
[0021]可选地，复位电路包括：第三晶体管；
[0022]第三晶体管的控制端与复位信号端耦接，第三晶体管的第一端与第二电位信号端耦接，第三晶体管的第二端与第一上拉节点耦接。
[0023]可选地，控制电路包括：第四晶体管、第五晶体管、第六晶体管、第一电容、第七晶体管和第八晶体管；
[0024]第四晶体管的控制端与第二上拉节点耦接，第四晶体管的第一端与第二电位控制端耦接，第四晶体管的第二端与下拉节点耦接；
[0025]第五晶体管的控制端与第六晶体管的第一端耦接，第五晶体管的第一端与第二电位控制端耦接，第五晶体管的第二端与第二上拉节点耦接；
[0026]第六晶体管的控制端与拉低控制信号端耦接，第六晶体管的第一端与下拉节点耦接，第六晶体管的第二端与拉低控制信号端耦接；
[0027]第七晶体管的控制端与第一电位控制端耦接，第七晶体管的第一端与第二上拉节点耦接，第七晶体管的第二端与第一上拉节点耦接；
[0028]第一电容的第一端与第二电位控制端耦接，第一电容的第二端与下拉节点耦接；
[0029]第八晶体管的控制端与驱动输出端耦接，第八晶体管的第一端与第二电位控制端耦接，第八晶体管的第二端与下拉节点耦接。
[0030]可选地，输出电路包括：第九晶体管、第二电容和第十晶体管；
[0031]第九晶体管的控制端与第一上拉节点耦接，第九晶体管的第一端与驱动输出端耦接，第九晶体管的第二端与输出时钟信号端耦接；
[0032]第二电容的第一端与第一上拉节点耦接，第二电容的第二端与第九晶体管的第一端耦接；
[0033]第十晶体管的控制端与下拉节点耦接，第十晶体管的第一端与第二电位控制端耦接，第十晶体管的第二端与驱动输出端耦接。
[0034]第二方面，本公开实施例还提供了一种栅极驱动电路，包括：多个级联的上述移位寄存器；
[0035]第一级移位寄存器的输入信号端被配置为与帧起始信号端耦接；
[0036]每相邻的两个移位寄存器中，下一级移位寄存器的输入信号端被配置为与上一级移位寄存器的输出端耦接。
[0037]第三方面，本公开实施例还提供了一种显示装置，包括上述的栅极驱动电路。
[0038]可选地，还包括：多条栅线和两个栅极驱动电路；
[0039]多条栅线中的奇数条栅线与两个栅极驱动电路中的一个栅极驱动电路耦接；
[0040]多条栅线中的偶数条栅线与两个栅极驱动电路中的另一个栅极驱动电路耦接。
[0041]可选地，包括：
[0042]第2m条栅线连接的栅极驱动电路的移位寄存器的驱动输出端与第2m
‑
1条栅线连接的栅极驱动电路的移位寄存器的下冲时钟控制端耦接；
[0043]第2m条栅线连接的移位寄存器的输出信号的有效电位值与第2m
‑
1条栅线连接的移位寄存器的输出信号的有效电位值在时序上无交叠，其中，m为自然数。
[0044]可选地，包括：
[0045]同一栅极驱动电路中，第n+1个移位寄存器的驱动输出端与第n个移位寄存器的下冲时钟控制端耦接，其中，n为自然数；
[0046]第2m条栅线连接的移位寄存器的输出信号的有效电位值与第2m
‑
1条栅线连接的移位寄存器的输出信号的有效电位值在时序上有交叠。
[0047]第四方面，本公开实施例还提供了一种移位寄存器的驱动方法，包括：
[0048]通过移位寄存器的驱动输出端输出驱动信号；
[0049]通过下冲形成电路响应于下冲时钟控制端的信号，使驱动输出端输出的驱动信号由有效电位经过第一无效电位后转换为第二无效电位，其中，有效电位与第一无效电位之间的电压差值大于有效电位与第二无效电位之间的电压差值。
[0050]本公开有益效果如下：
[0051]综上所述，本公开实施例中提供的移位寄存器单元、栅极驱动电路及显示装置，该移位寄存器单元包括移位寄存器和下冲形成电路，移位寄存器被配置为通过驱动输出端本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括：移位寄存器，被配置为通过驱动输出端输出驱动信号；下冲形成电路，与所述移位寄存器的所述驱动输出端耦接，所述下冲形成电路被配置为响应于下级驱动输出端的信号，使所述驱动输出端输出的驱动信号由有效电位经过第一无效电位后转换为第二无效电位，其中，所述有效电位与所述第一无效电位之间的电压差值大于所述有效电位与所述第二无效电位之间的电压差值。2.如权利要求1所述的移位寄存器单元，其特征在于，所述下冲形成电路进一步被配置为响应于所述下级驱动输出端的信号，将所述下冲时钟控制端的无效电位输出给所述驱动输出端，作为所述第一无效电位；所述移位寄存器进一步被配置为将输出时钟信号端的有效电位输出给所述驱动输出端，作为所述有效电位；以及，将所述输出时钟信号端的无效电位输出给所述驱动输出端，作为所述第二无效电位。3.如权利要求1所述的移位寄存器单元，其特征在于，所述下冲时钟控制端的无效电位的时长小于所述输出时钟信号端的有效电位的时长；所述输出时钟信号端的周期为所述下冲时钟控制端的周期的2倍。4.如权利要求1所述的移位寄存器单元，其特征在于，所述下冲形成电路包括：第一晶体管；所述第一晶体管的控制端与所述下级驱动输出端耦接，所述第一晶体管的第一端与所述下冲时钟控制端耦接，所述第一晶体管的第二端与所述驱动输出端耦接。5.如权利要求1
‑
4任一项所述的移位寄存器单元，其特征在于，所述移位寄存器包括：输入电路，被配置为响应于输入信号端的信号，将第一电位信号端的信号提供给第一上拉节点；复位电路，被配置为响应于复位信号端的信号，将第二电位信号端的信号提供给所述第一上拉节点；控制电路，被配置为控制所述第一上拉节点和下拉节点的信号；输出电路，被配置为响应于所述第一上拉节点的信号，将所述输出时钟信号端的信号提供给驱动输出端；以及响应于下拉节点的信号，将第二电位控制端的信号提供给驱动输出端。6.如权利要求5所述的移位寄存器单元，其特征在于，所述输入电路包括：第二晶体管；所述第二晶体管的控制端与所述输入信号端耦接，所述第二晶体管的第一端与所述第一上拉节点耦接，所述第二晶体管的第二端与所述第一电位信号端耦接。7.如权利要求5所述的移位寄存器单元，其特征在于，所述复位电路包括：第三晶体管；所述第三晶体管的控制端与所述复位信号端耦接，所述第三晶体管的第一端与所述第二电位信号端耦接，所述第三晶体管的第二端与所述第一上拉节点耦接。8.如权利要求5所述的移位寄存器单元，其特征在于，所述控制电路包括：第四晶体管、第五晶体管、第六晶体管、第一电容、第七晶体管和第八晶体管；所述第四晶体管的控制端与第二上拉节点耦接，所述第四晶体管的第一端与所述第二电位控制端耦接，所述第四晶体管的第二端与所述下拉节点耦接；所述第五晶体管的控制端与所述第六晶体管的第一端耦接，所述第五晶体管的第一端
与所述第二电位控制端耦接，所述第五晶体管的第二端与第二上拉节点耦接；所述第六晶体管的控制端与拉低控制...

【专利技术属性】
技术研发人员：刘鹏，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：