【技术实现步骤摘要】
具有剩余时间量测机制的模拟至数字转换电路及方法
[0001]本专利技术是关于模拟至数字转换技术，尤其是关于一种具有剩余时间量测机制的模拟至数字转换电路及方法。
技术介绍
[0002]模拟至数字转换电路是将连续的模拟信号或者物理量(通常为电压)转换成数字信号的电路。模拟至数字转换电路可由多种不同的架构实现。其中，连续渐进式模拟至数字转换电路需要依靠数字至模拟电路的不同组态以及比较器的运作，来对输入的模拟信号处理并进行比较，达到对输入信号进行追踪的目的。然而，数字至模拟电路以及比较器的运作时间经常受到例如温度、制程、电压等因素影响而不同。运作时间与系统设置的转换时间过于接近或差异过大，都会造成效能不佳的状况。
技术实现思路
[0003]鉴于先前技术的问题，本专利技术之一目的在于提供一种具有剩余时间量测机制的模拟至数字转换电路及方法，以改善先前技术。
[0004]本专利技术包括一种具有剩余时间量测机制的模拟至数字转换(analog
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【技术保护点】
【技术特征摘要】
1.一种具有剩余时间量测机制的模拟至数字转换电路，包括：一数字至模拟转换电路，配置以在一取样指示信号位于一取样状态时对一正端输入电压以及一负端输入电压进行取样，并在该取样指示信号位于一取样完成状态时输出一正端输出电压以及一负端输出电压；一比较器，配置以在各多个比较阶段分别比较该正端输出电压以及该负端输出电压以产生一比较结果，其中所述多个比较阶段的数目为一预设数目；一控制电路，配置以在各所述多个比较阶段中根据该比较结果以一组数字码切换该数字至模拟转换电路的一组态，并在一转换完成条件满足时输出对应的该组数字码作为一数字输出信号；一比较判断电路，配置以在各所述多个比较阶段中的该比较结果产生前使一阶段指示信号位于一比较阶段未完成状态，并在该比较结果产生后使该阶段指示信号位于一比较阶段完成状态；一比较阶段计数电路，配置以在各所述多个比较阶段中该阶段指示信号位于该比较阶段完成状态时累计一完成次数，在该完成次数达到该预设数目前使一转换指示信号位于一转换未完成状态，并在达到该预设数目后使该转换指示信号位于该转换完成状态；以及一时间累计电路，配置以在该转换指示信号位于该转换完成状态时起始累计一剩余时间，并在该取样指示信号下一次位于该取样状态时完成累计。2.根据权利要求1所述的模拟至数字转换电路，还包括：一使能逻辑电路，配置以在该取样指示信号位于该取样完成状态、该阶段指示信号位于该比较阶段未完成状态以及该转换指示信号位于该转换未完成状态时使能该比较器。3.根据权利要求1所述的模拟至数字转换电路，其中该比较阶段计数电路包括：相互串联的多个计数D型正反器，分别包括：一输入端，其中第一个所述多个计数D型正反器的该输入端配置以接收一驱动信号；一输出端，电性耦接于下一所述多个计数D型正反器的该输入端；以及一时钟输入端，配置以接收该阶段指示信号；其中各所述多个计数D型正反器依序根据该阶段指示信号对应其中之一所述多个比较阶段的该比较阶段完成状态被驱动，以将该驱动信号由该输出端输出，最后一个所述多个计数D型正反器的该输出端仅在被驱动后输出该驱动信号作为位于该转换完成状态的该转换指示信号；以及其中所述多个计数D型正反器数目相当于该预设数目。4.根据权利要求1所述的模拟至数字转换电路，其中该时间累计电路包括：一延迟电路，包括相互串联的多个延迟单元，配置以传递该转换指示信号；一触发电路，包括相互串联的多个触发D型正反器，分别包括：一输入端，其中第一个所述多个触发D型正反器配置以直接接收该转换指示信号，其他所述多个触发D型正反器分别电性耦接于其中之一所述多个延迟单元以接受所述多个延迟单元其中之一传递的该转换指示信号；一输出端；以及一时钟输入端，配置以接收该取样指示信号；以及一判断电路，电性耦接于各所述多个触发D型正反器的该输出端；
其中各所述多个触发D型正反器的该输出端在该取样指示信号下一次位于该取样状态时输出该转换指示信号，以使该判断...
【专利技术属性】
技术研发人员：黄诗雄，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：
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