实现展频信息处理的方法、装置、计算机存储介质及终端制造方法及图纸

本文公开一种实现展频信息处理的方法、装置、计算机存储介质及终端，包括：确定待测展频时钟信号和锁相环时钟信号相比，在预设时长内发生的每一次相位反转；确定每一次相位反转的间隔时长；根据记录的间隔时长确定用于确定展频周期的参考时刻；根据两个连续的参考时刻之间的时长确定展频周期；其中，锁相环时钟信号的输出频率由待测展频时钟信号的工作频率确定。本发明专利技术实施例通过确定待测展频时钟信号和锁相环时钟信号相比，发生相位反转的间隔时长，确定用于确定展频周期的参考时刻，基于两个连续的参考时刻的时长实现了展频周期的确定，为缩小接收端和发送端的频率偏差提供了信息支持，降低了时钟恢复的难度。降低了时钟恢复的难度。降低了时钟恢复的难度。

【技术实现步骤摘要】
实现展频信息处理的方法、装置、计算机存储介质及终端


[0001]本文涉及但不限于信号处理技术，尤指一种实现展频信息处理的方法、装置、计算机存储介质及终端。

技术介绍

[0002]为了降低通信过程中的电磁干扰(EMI)，通信的发送端通常会采用展频技术，在时钟或者数据信号频率上叠加三角波调制信号，有效降低固定频率点上的能量辐射。相关技术中，通信的接收端可以通过处理，确定发送端是否有展频调制，但无法获取具体展频频率及展频幅度信息；图1为相关技术判断展频调制的示意图，如图1所示，包括选频电路和识别电路，通过快速傅里叶变换FFT变换测量接收端输入信号的谐波幅度，如果谐波幅度小于预设值，则认为有展频，如果谐波幅度大于或等于预设值，则认为无展频。
[0003]如果可以准确的获取展频周期及展频幅度，接收端可以在本地时钟信号上，叠加同样的展频信号，将大幅缩小和发送端的频率偏差，简化时钟恢复设计难度，同时，获取展频周期及幅度信息也可以用于量产测试或者芯片验证。如何获得展频周期和展频幅度，成为一个有待解决的问题。

技术实现思路

[0004]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0005]本专利技术实施例提供一种实现展频信息处理的方法、装置、计算机存储介质及终端，能够获得展频信息。
[0006]本专利技术实施例提供了一种实现展频信息处理的方法，包括：
[0007]确定待测展频时钟信号和锁相环时钟信号相比，在预设时长内发生的每一次相位反转；
[0008]确定每一次相位反转的间隔时长；
[0009]根据记录的间隔时长确定用于确定展频周期的参考时刻；
[0010]根据两个连续的参考时刻之间的时长确定展频周期；
[0011]其中，所述锁相环时钟信号的输出频率由所述待测展频时钟信号的工作频率确定。
[0012]另一方面，本专利技术实施例还提供一种计算机存储介质，所述计算机存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现上述实现展频信息处理的方法。
[0013]再一方面，本专利技术实施例还提供一种终端，包括：存储器和处理器，所述存储器中保存有计算机程序；其中，
[0014]处理器被配置为执行存储器中的计算机程序；
[0015]所述计算机程序被所述处理器执行时实现如上述实现展频信息处理的方法。
[0016]还一方面，本专利技术实施例还提供一种实现展频信息处理的装置，包括：D触发器、第
一计时器、判断单元和处理单元；其中，
[0017]D触发器设置为：确定待测展频时钟信号和锁相环时钟信号相比，在预设时长内发生的每一次相位反转；
[0018]第一计时器设置为：确定每一次相位反转的间隔时长；
[0019]判断单元设置为：根据记录的间隔时长确定用于确定展频周期的参考时刻；
[0020]处理单元设置为：根据两个连续的参考时刻之间的时长确定展频周期；
[0021]其中，所述锁相环时钟信号的输出频率由所述待测展频时钟信号的工作频率确定。
[0022]本申请技术方案包括：确定待测展频时钟信号和锁相环时钟信号相比，在预设时长内发生的每一次相位反转；确定每一次相位反转的间隔时长；根据记录的间隔时长确定用于确定展频周期的参考时刻；根据两个连续的参考时刻之间的时长确定展频周期；其中，锁相环时钟信号的输出频率由待测展频时钟信号的工作频率确定。本专利技术实施例通过确定待测展频时钟信号和锁相环时钟信号相比，发生相位反转的间隔时长，确定用于确定展频周期的参考时刻，基于两个连续的参考时刻的时长实现了展频周期的确定，为缩小接收端和发送端的频率偏差提供了信息支持，降低了时钟恢复的难度。
[0023]本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
[0024]附图用来提供对本专利技术技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本专利技术的技术方案，并不构成对本专利技术技术方案的限制。
[0025]图1为本专利技术实施例实现展频信息处理的方法的流程图；
[0026]图2为本专利技术实施例D触发器的工作原理示意图；
[0027]图3为本专利技术实施例另一D触发器的工作原理示意图；
[0028]图4为本专利技术实施例相位反转的示意图；
[0029]图5为本专利技术实施例展频周期的示意图；
[0030]图6为本专利技术实施例实现展频信息处理的装置的结构框图。
具体实施方式
[0031]为使本专利技术的目的、技术方案和优点更加清楚明白，下文中将结合附图对本专利技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
[0032]在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
[0033]图1为本专利技术实施例实现展频信息处理的方法的流程图，如图1所示，包括：
[0034]步骤101、确定待测展频时钟信号和锁相环时钟信号相比，在预设时长内发生的每一次相位反转；其中，锁相环时钟信号的输出频率由待测展频时钟信号的工作频率确定；
[0035]步骤102、确定每一次相位反转的间隔时长；
[0036]步骤103、根据记录的间隔时长确定用于确定展频周期的参考时刻；
[0037]步骤104、根据两个连续的参考时刻之间的时长确定展频周期。
[0038]本专利技术实施例通过确定待测展频时钟信号和锁相环时钟信号相比，发生相位反转的间隔时长，确定用于确定展频周期的参考时刻，基于两个连续的参考时刻的时长实现了展频周期的确定，为缩小接收端和发送端的频率偏差提供了信息支持，降低了时钟恢复的难度。
[0039]在一种示例性实例中，本专利技术实施例预设时长可以由技术人员根据预估的展频周期的时长进行分析确定。
[0040]在一种示例性实例中，本专利技术实施例在接收端执行上述展频信息的处理；在一种示例性实例中，本专利技术实施例在展频时钟信号发生变化时执行上述处理，展频时钟信号是否发生变化，可以由本领域技术人员参照相关技术确定。在一种示例性实例中，本专利技术实施例可以按照预设周期执行上述展频信息的处理，预设周期可以由技术人员根据场景分析确定。
[0041]在一种示例性实例中，本专利技术实施例确定待测展频时钟信号和锁相环时钟信号相比，在预设时长内发生的每一次相位反转，包括：
[0042]通过预设的D触发器(有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路)对接收的锁相环时钟信号和待测展频时钟信号，D触发器每发生一次输出电平变化时，确定发生一次本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种实现展频信息处理的方法，包括：确定待测展频时钟信号和锁相环时钟信号相比，在预设时长内发生的每一次相位反转；确定每一次相位反转的间隔时长；根据记录的间隔时长确定用于确定展频周期的参考时刻；根据两个连续的参考时刻之间的时长确定展频周期；其中，所述锁相环时钟信号的输出频率由所述待测展频时钟信号的工作频率确定。2.根据权利要求1所述的方法，其特征在于，所述确定待测展频时钟信号和锁相环时钟信号相比，在预设时长内发生的每一次相位反转，包括：通过预设的D触发器对接收的锁相环时钟信号和所述待测展频时钟信号，D触发器每发生一次输出电平变化时，确定发生一次所述相位反转；其中，所述锁相环时钟信号由预设的与D触发器连接的锁相环输出。3.根据权利要求2所述的方法，其特征在于，所述根据记录的间隔时长确定用于确定展频周期的参考时刻，包括：按照相位反转的先后顺序对记录的所述间隔时长进行排序；第i次相位反转的所述间隔时长，同时大于第i
‑
1次相位反转的所述间隔时长和第i+1次相位反转的所述间隔时长，且第i
‑
1次相位反转的所述间隔时长与第i+1次相位反转的所述间隔时长的差值小于或等于预设的差值阈值时，确定该第i次相位反转的间隔时长包含所述锁相环时钟信号和所述待测展频时钟信号相等的时刻；以第i次相位反转的间隔时长作为参考，从第i次相位反转的间隔时长到第i+3次相位反转的间隔时长中选定一个时刻作为所述参考时刻；其中，i为大于或等于1的整数。4.根据权利要求3所述的方法，其特征在于，所述根据两个连续的参考时刻之间的时长确定展频周期之后，所述方法还包括：根据确定的所述展频周期、第i次相位反转的间隔时长、第i+1次相位反转的间隔时长和第i+2次相位反转的间隔时长，确定所述待测展频时钟信号的展频幅度。5.根据权利要求4所述的...

【专利技术属性】
技术研发人员：陈晓飞，郭锐，张东峰，
申请(专利权)人：合肥大唐存储科技有限公司，
类型：发明
国别省市：