一种双链LVDS同步通讯方法技术

本发明专利技术涉及LVDS同步通讯，具体涉及一种双链LVDS同步通讯方法，利用PXIe背板的PXIe_DSTARA总线实现全局时钟同步，并基于此实现PXIe_DSTARB、PXIe_DSTARC总线的LVDS链路时钟同源，仅通过收发两个LVDS链路进行链路训练验证，自适应实现双链LVDS同步通讯；本发明专利技术提供的技术方案能够有效克服现有技术所存在的不能基于PXIe背板实现双链LVDS稳定同步通讯的缺陷。缺陷。缺陷。

【技术实现步骤摘要】
一种双链LVDS同步通讯方法


[0001]本专利技术涉及LVDS同步通讯，具体涉及一种双链LVDS同步通讯方法。

技术介绍

[0002]Xilinx SelectIO IPCore可根据要求实例化和配置I/O逻辑，实现输入SERDES、输出SERDES及延时功能，这种IPCore具有以下特点：支持高达16位宽的输入、输出或双向总线及数据总线；可创建驱动I/O逻辑所需的时钟电路；可选数据或时钟延迟插入；单数据速率和双数据速率。因此，该IPCore可用于实现现场可编辑逻辑阵列(FPGA)间的SERDES通信，但是需要用户调节数据与时钟相对延时TAP值，并选择正确的比特边沿对齐bitslip值以实现数据串并转换。
[0003]PXIe机箱在PXI机箱基础上增加了三组高性能差分星型触发总线PXIe_DSTARA、PXIe_DSTARB及PXIe_DSTARC，基于此，可实现系统时钟槽与外设槽之间的同步及通讯。在实验物理中，PXIe机箱的系统时钟槽可作为机箱中心节点，通过PXIe背板输出同步时钟至外设槽，并与外设槽进行信息交互，从而实现全局同步及符合触发处理。实现基于PXIe背板的双链LVDS同步通讯对PXIe机箱而言意义重大。

技术实现思路

[0004](一)解决的技术问题
[0005]针对现有技术所存在的上述缺点，本专利技术提供了一种双链LVDS同步通讯方法，能够有效克服现有技术所存在的不能基于PXIe背板实现双链LVDS稳定同步通讯的缺陷。
[0006](二)技术方案
[0007]为实现以上目的，本专利技术通过以下技术方案予以实现：
[0008]一种双链LVDS同步通讯方法，利用PXIe背板的PXIe_DSTARA总线实现全局时钟同步，并基于此实现PXIe_DSTARB、PXIe_DSTARC总线的LVDS链路时钟同源，仅通过收发两个LVDS链路进行链路训练验证，自适应实现双链LVDS同步通讯。
[0009]优选地，所述利用PXIe背板的PXIe_DSTARA总线实现全局时钟同步，包括：
[0010]时钟卡通过PXIe_DSTARA总线输出同步时钟至所有外设卡，为LVDS链路的发送端、接收端提供同步时钟源；
[0011]其中，时钟卡为PXIe机箱的系统时钟槽板卡，外设卡为外设槽板卡。
[0012]优选地，所述实现PXIe_DSTARB、PXIe_DSTARC总线的LVDS链路时钟同源，仅通过收发两个LVDS链路进行链路训练验证，自适应实现双链LVDS同步通讯，包括：
[0013]时钟卡通过PXIe_DSTARB总线向外设卡发送经由SelectIO内部串行器的串行数据，外设卡使用SelectIO内部的解串器进行接收；
[0014]外设卡通过PXIe_DSTARC总线向时钟卡发送经由SelectIO内部串行器的串行数据，时钟卡使用SelectIO内部的解串器进行接收。
[0015]优选地，对于发送串行数据的发送端，其SelectIO的串行参数m设置范围为1～16；
[0016]对于接收串行数据的接收端，其SelectIO的数据与时钟相对延时TAP值及比特边沿对齐bitslip值需要调节，以正确接收串行数据并实现数据串并转换。
[0017]优选地，将时钟卡至外设卡的链路作为LVDS链路1，并以TX1表示LVDS链路1中的发送端，RX1表示LVDS链路1中的接收端；
[0018]将外设卡至时钟卡的链路作为LVDS链路2，并以TX2表示LVDS链路2中的发送端，RX2表示LVDS链路2中的接收端。
[0019]优选地，所述LVDS链路1中TX1分为5个状态：
[0020]TX1的第一状态Tx_State1为RX2未建立连接，发送特征码K1：若RX2建立连接则进入TX1的第二状态Tx_State2；
[0021]TX1的第二状态Tx_State2为RX2已建立连接，发送特征码K2：若RX1建立连接则进入TX1的第三状态Tx_State3；若RX2断开连接则进入TX1的第一状态Tx_State1；
[0022]TX1的第三状态Tx_State3为RX1与RX2均建立连接，若RX2缓存满则发送特征码K3，否则发送特征码K2：若RX1缓存满则进入TX1的第四状态Tx_State4；若LVDS链路1中有数据传输则进入TX1的第五状态Tx_State5；若RX2断开连接则进入TX1的第一状态Tx_State1；若RX1断开连接则进入TX1的第二状态Tx_State2；
[0023]TX1的第四状态Tx_State4为RX1缓存满状态，若RX2缓存满则发送特征码K3，否则发送特征码K2：若RX1缓存不满则进入TX1的第三状态Tx_State3；
[0024]TX1的第五状态Tx_State5为TX1数据发送状态，发送一个特征码K4后发送n个数据码，并以特征码K5结束：数据发送结束后进入TX1的第三状态Tx_State3。
[0025]优选地，所述LVDS链路1中RX1分为7个状态：
[0026]RX1的第一状态Rx_State1为比特边沿对齐bitslip值调节状态，对此时的数据与时钟相对延时TAP值进行从0至串行参数m的接收扫描：若RX1接收到特征码K1/K2/K3则进入RX1的第三状态Rx_State3；若扫描结束RX1仍未接收到特征码K1/K2/K3则进入RX1的第二状态Rx_State2；
[0027]RX1的第二状态Rx_State2为数据与时钟相对延时TAP值调节状态，对TAP值加1：若TAP扫描完成则进入RX1的第四状态Rx_State4；否则进入RX1的第一状态Rx_State1；
[0028]RX1的第三状态Rx_State3为数据与时钟相对延时TAP值记录状态，记录可使用的TAP值并进入RX1的第二状态Rx_State2；
[0029]RX1的第四状态Rx_State4为数据与时钟相对延时TAP值挑选状态，由于TAP值代表数据与时钟的相对延时关系，每个TAPbin相对数据建立保持时间小很多，因此有一段连续的TAP值均可建立连接，此状态挑选连续可用TAP值的中间值作为RX1最终使用值，并进入RX1的第五状态Rx_State5；
[0030]RX1的第五状态Rx_State5为比特边沿对齐bitslip值确认状态，根据最终TAP值再次调节bitslip值进行连接建立：若建立连接则进入RX1的第六状态Rx_State6；若bitslip扫描结束仍未建立连接则进入RX1的第一状态Rx_State1重新挑选TAP值；
[0031]RX1的第六状态Rx_State6为RX1已建立连接，发送RX1已连接信号至TX2，若RX1缓存小于3n个数据帧则发送RX1缓存满信号至TX2：若接收到特征码K2则发送RX2已连接信号至TX2；若接收到特征码K3码则发送RX2缓存满信号至TX2；若接收到特征码K4则进入RX1的第七状态Rx_State7；若接收到其他本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双链LVDS同步通讯方法，其特征在于：利用PXIe背板的PXIe_DSTARA总线实现全局时钟同步，并基于此实现PXIe_DSTARB、PXIe_DSTARC总线的LVDS链路时钟同源，仅通过收发两个LVDS链路进行链路训练验证，自适应实现双链LVDS同步通讯。2.根据权利要求1所述的双链LVDS同步通讯方法，其特征在于：所述利用PXIe背板的PXIe_DSTARA总线实现全局时钟同步，包括：时钟卡通过PXIe_DSTARA总线输出同步时钟至所有外设卡，为LVDS链路的发送端、接收端提供同步时钟源；其中，时钟卡为PXIe机箱的系统时钟槽板卡，外设卡为外设槽板卡。3.根据权利要求2所述的双链LVDS同步通讯方法，其特征在于：所述实现PXIe_DSTARB、PXIe_DSTARC总线的LVDS链路时钟同源，仅通过收发两个LVDS链路进行链路训练验证，自适应实现双链LVDS同步通讯，包括：时钟卡通过PXIe_DSTARB总线向外设卡发送经由SelectIO内部串行器的串行数据，外设卡使用SelectIO内部的解串器进行接收；外设卡通过PXIe_DSTARC总线向时钟卡发送经由SelectIO内部串行器的串行数据，时钟卡使用SelectIO内部的解串器进行接收。4.根据权利要求3所述的双链LVDS同步通讯方法，其特征在于：对于发送串行数据的发送端，其SelectIO的串行参数m设置范围为1～16；对于接收串行数据的接收端，其SelectIO的数据与时钟相对延时TAP值及比特边沿对齐bitslip值需要调节，以正确接收串行数据并实现数据串并转换。5.根据权利要求4所述的双链LVDS同步通讯方法，其特征在于：将时钟卡至外设卡的链路作为LVDS链路1，并以TX1表示LVDS链路1中的发送端，RX1表示LVDS链路1中的接收端；将外设卡至时钟卡的链路作为LVDS链路2，并以TX2表示LVDS链路2中的发送端，RX2表示LVDS链路2中的接收端。6.根据权利要求5所述的双链LVDS同步通讯方法，其特征在于：所述LVDS链路1中TX1分为5个状态：TX1的第一状态Tx_State1为RX2未建立连接，发送特征码K1：若RX2建立连接则进入TX1的第二状态Tx_State2；TX1的第二状态Tx_State2为RX2已建立连接，发送特征码K2：若RX1建立连接则进入TX1的第三状态Tx_State3；若RX2断开连接则进入TX1的第一状态Tx_State1；TX1的第三状态Tx_State3为RX1与RX2均建立连接，若RX2缓存满则发送特征码K3，否则发送特征码K2：若RX1缓存满则进入TX1的第四状态Tx_State4；若LVDS链路1中有数据传输则进入TX1的第五状态Tx_State5；若RX2断开连接则进入TX1的第一状态T...

【专利技术属性】
技术研发人员：李超，张可立，黄锡汝，郑佳俊，
申请(专利权)人：合肥中科采象科技有限公司，
类型：发明
国别省市：