一种减小上电过程漏电的高压ESD结构制造技术

一种减小上电过程漏电的高压ESD结构，通过在电路中设置多个与电源电压相关的电压节点并对其进行控制，能够在电源轨低于限定值时，保持ESD放电管的关闭，避免产生漏电流；而在电源轨超过限定值时，及时开启ESD放电管释放能量，避免电源轨高于击穿电压。避免电源轨高于击穿电压。避免电源轨高于击穿电压。

【技术实现步骤摘要】
一种减小上电过程漏电的高压ESD结构


[0001]本专利技术涉及高压ESD技术，特别是一种减小上电过程漏电的高压ESD结构，ESD(Electro
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Static discharge)即静电放电。

技术介绍

[0002]现有的高压ESD(Electro
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Static discharge，静电放电)多采用RC Clamp结构(其中RC指电阻电容，Clamp指钳位)。这种结构在ESD发生时，RC结构导致大尺寸的PMOS短时间内开启，对要防护的节点进行放电，保持节点电压低于击穿电压。但在电源正常上电过程中，RC clamp结构的ESD中PMOS也会开启，造成安培量级的漏电流，造成较大的功率损耗。在发生ESD时，典型的RC Clamp结构(采用PMOS管作为ESD放电管，PMOS管的源极连接电源电压端VDD，PMOS管的漏极连接接地端GND，PMOS管的栅极一路通过第一电阻R0连接电源电压端VDD，另一路通过第一电容C0连接接地端GND)中，PMOS管的栅极通过RC充电，PMOS会在极短的时间内开启，开启的时间和R本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减小上电过程漏电的高压ESD结构，其特征在于，包括用于ESD放电的第三NMOS管，所述第三NMOS管的漏极连接电源电压端，所述第三NMOS管的源极连接接地端，所述第三NMOS管的栅极连接第五电压节点，所述第五电压节点第一路通过第四电容连接所述电源电压端，第二路通过第五电阻连接接地端，第三路连接反相器的输出端，所述反相器的输入端连接第三电压节点，当电源电压高于上限值，第三电压处于低位以使所述第三NMOS管开启ESD放电，当电源电压等于或低于上限值，第三电压处于高位以使所述第三NMOS管保持关闭而减小上电过程漏电。2.根据权利要求1所述的减小上电过程漏电的高压ESD结构，其特征在于，所述第三电压节点第一路通过第四电阻连接第四电压节点，第二路连接第二NMOS管的漏极，所述第四电压节点分别连接所述反相器的源端和第一NMOS管的源极，所述反相器的地端连接接地端，所述第一NMOS管的漏极连接所述电源电压端，所述第二NMOS管的源极连...

【专利技术属性】
技术研发人员：王野，于翔，谢程益，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：