基于全电子联锁系统的二乘二取二平台的同步方法技术方案

一种基于全电子联锁系统的二乘二取二平台的同步方法，采用加密码方式进行数据同步表决，无论数据长短，将表决内容固定在16个字节加密码字节固定且数值不同，有效降低数据同步表决的时间，提高效率，其采用多种方式在多线程中同步比较数据，对于异步情况下，使用选择性比较，降低了系统的误判，挺高了软件的可用性；由此，本发明专利技术有效克服现有技术的缺陷，保证了在异构模式的情况下，有效保证联锁二乘二取二的同步机制正常运行，从而从最大程度上确保运行过程中，影响系统安全的故障被识别而同步失败导致的误判被降低。失败导致的误判被降低。失败导致的误判被降低。

【技术实现步骤摘要】
基于全电子联锁系统的二乘二取二平台的同步方法


[0001]本专利技术涉及电子联锁系统的
，尤其涉及一种基于全电子联锁系统的二乘二取二平台的同步方法。

技术介绍

[0002]计算机全电子联锁系统二乘二取二系统由两系组成，两系以热备方式运行，每系采用双 CPU 运行系统软件，在硬件上完全实现了比较和冗余，提高了系统的安全性和可靠性。虽然二乘二取二系统在系统的可靠性和安全性都相比双机热备系统有了很大程度的提高，然而作为计算机全电子联锁系统核心的联锁软件仍是采用单套软件，系统每系的两个 CPU 同时运行相同的联锁软件进行同步输出比较。
[0003]计算机全电子联锁系统的二取二冗余结构大多采用的是同构模式，即两个 CPU 软件完成的功能完全相同，这样的冗余结构符合失效－安全原则，且只有当两个单元取得一致时才能够执行规定的功能，否则导向安全状态，可以排除同样差错结构的多重非共因故障，其中单系二取二结构参照图 1，但是此结构可能对部分共因故障无法消除。
[0004]为了能够排除共因故障，异构模式的二取二模式被提出，即两个 CPU 运行联本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于全电子联锁系统的二乘二取二平台的同步方法，设有四个CPU模块，两两为一组，其中一组为主系CPU，另一组为备系CPU，该同步方法包含输入步骤和输出步骤，其特征在于：所述输入步骤包括以下步骤：步骤一：在各CPU的通信层的通信模块收到下位机状态或上位机指令等输入信息包时，分别将输入信息包送至解包模块进行解包；步骤二：解包后的输入信息包分别送至CPU的安全层进行同步表决；步骤三：主系的两CPU的安全层和备系的两CPU的安全层分别将解包后输入信息包发送给各自的应用逻辑层的应用逻辑模块进行具体操作；其中所述输出步骤包括以下步骤：步骤一：在收到安全层给出的运算指令和执行周期性运算工作时，各CPU的逻辑应用层的应用逻辑模块需要形成输出数据包，以将输出下位机操作指令和周期性输出设备状态指令进行输出；步骤二：将输出信息包分别送至CPU的安全层进行同步表决；步骤三：主系的两CPU的安全层和备系的两CPU的安全层分别将输出信息包发送给通信层，通信层进行组包后通过通信模块进行输出。2.如权利要求1所述的基于全电子联锁系统的二乘二取二平台的同步方法，其特征在于：输入和输出步骤的同步表决包含如下子步骤：步骤2.1进行加密，准备进行同步表决，即主系的两CPU的安全层之间和备系的CPU的安全层之间采用加密码方式准备进行输入信息包的数据同步表决，各安全层根据输入信息包进行加密，分别形成加密数据包；步骤2.2系内进行同步表决，主系的两CPU的安全层之间和备系的CPU的安全层之间对加密数据包进行比对，若主系的加密数据包对应后说明主系同步表决成功，同时备系的加密数据包对应后说明备系同步表决也成功，进入步骤2.5；若主系同步表决不成功和/或备系同步表决不成功，则进入步骤2.3；步骤2.3在表决不成功的主系和/或备系的两CPU的安全层之间通过选择性表决来进行进一步表决，若选择性表决后主系和备选均同步成功则进入步骤2.5，若主系同步成功而备系同步不成功则进入步骤2.4，若主系同步不成功而备系同步成功则系间互换，即备系的两CPU转为主系，原主系的两CPU转为备系，进入步骤2.4，若主系和备系均数据同步不成功则直接退出，结束整个任务；步骤2.4用主系数据重构备系数据后进入步骤三；步骤2.5判断主备系之间...

【专利技术属性】
技术研发人员：吴正中，张辉，王乐之，张占林，邓能文，姜子旺，武涛，
申请(专利权)人：北京城建智控科技股份有限公司，
类型：发明
国别省市：