本发明专利技术公开的一种NFC读写芯片数字功率放大器的实现方法及系统，针对工作在13.56MHz的NFC读写芯片发射端功率放大器，通过一组时钟、一组数字控制方式和一组功率放大晶体管，实现直接发射正弦波形功率。在锁相环中振荡器采用延迟VCO的结构，从中间抽头输出多路时钟的方式、经过数字PA逻辑控制电路实现对数字功率放大器的参数控制、实现发射正弦电压或电流信号的能力，从而大大降低了振荡器的工作频率、简化了设计、降低实现难度及成本可以节省芯片外部天线系统的电磁兼容滤波元件，减小PCB板级模组尺寸。模组尺寸。模组尺寸。
【技术实现步骤摘要】
一种NFC读写芯片数字功率放大器的实现方法及系统
[0001]本专利技术涉及近场通信
，更具体的，涉及一种NFC读写芯片数字功率放大器的实现方法及系统。
技术介绍
[0002]具备NFC功能的终端设备已经被广泛应用，其中的终端设备中大多数属于手持设备，对于应用于手持设备终端的体积需求越来越小。目前，通常的数字功率放大器PA的实现方式是通过高频时钟，如通过LC（电感电容）结构的振荡器产生64
×
13.56MHz、或者128
×
13.56MHz的高频时钟，对PA进行控制，从而实现正弦波的拟合、平滑。由于LC振荡器的频率达到GHz量级，所以对于工艺的L电感模型、器件射频模型、以及寄生参数提取精度都有较高的需求，同时设计难度、复杂度也大大提高，成本也比较高。
[0003]因此亟需一种复杂度低的用于NFC读写芯片的数字功率放大器实现方法，通过较为简单的电路架构，降低开发难度、降低对于工艺的依赖程度，实现数字功率放大器PA发射正弦波信号的目标。
技术实现思路
[0004]为了解决上述技术问题，本专利技术提出了一种NFC读写芯片数字功率放大器的实现方法及系统。
[0005]本专利技术第一方面提供了一种NFC读写芯片数字功率放大器的实现方法，包括：S01：参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；S02：所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；S03：所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；S04：数字PA控制逻辑对来自于压控振荡器VCO的4路延迟均匀的时钟CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1 的第一控制信号、生成控制功率放大器PA2 的第二控制信号；S05：功率放大器PA1的第一控制信号包含多路控制信号，对功率放大器PA1的输出功率进行调节，输出功率的变化是周期性的逐渐由小变大、再由大变小；功率放大器PA2的第二控制信号与第一控制信号周期相同、相位相差13.56MHz 的半周期。
[0006]本方案中，锁相环模块中压控振荡器VCO通过四级延迟单元、一级反向单元实现，其中每级延迟单元延迟时间均匀，并且输出CK1、CK2、CK3、CK4 共四路时钟信号给数字PA控制逻辑。
[0007]本方案中，所述数字PA控制逻辑输出信号为第一控制信号、第二控制信号，分别控制功率放大器PA1、功率放大器PA2。
[0008]本方案中，所述数字PA控制逻辑的输入信号为四级延迟均匀的时钟信号，信号频
率为27.12MHz。
[0009]本方案中，所述数字PA控制逻辑输出的第一控制信号中的相邻控制信号之间的延迟时间与输入信号相邻时钟信号之间的延迟时间相同，所述第一控制信号对功率放大器PA1的输出功率进行调节，实现输出功率的正弦拟合；所述数字PA控制逻辑输出的第二控制信号内的相邻信号之间的延迟时间与输入信号中相邻时钟信号之间的延迟时间相同，所述第二控制信号对功率放大器PA2的输出功率进行调节，实现输出功率的正弦拟合。
[0010]本方案中，所述数字PA控制逻辑输出的第一控制信号、第二控制信号与功率放大器PA1、功率放大器PA2的各子单元一一对应；所述功率放大器PA1及功率放大器PA2由与各组控制信号中控制信号等同数量的子单元构成。
[0011]本方案中，所述压控振荡器VCO输出频率为27.12MHz；当压控振荡器VCO为偶数级延迟单元、一级反向单元组成时，输出频率通过锁相环PLL的分频比例设置输出参考时钟27.12MHz偶数倍频的多路时钟信号给数字PA控制逻辑。
[0012]本专利技术第二方面提供了一种NFC读写芯片数字功率放大器的实现系统，包括如下模块：锁相环PLL的内部鉴频鉴相器PFD、电荷泵CP、低通滤波器LP、压控振荡器VCO、数字PA控制逻辑、功率放大器PA1、功率放大器PA2，系统存储器中包括一种NFC读写芯片数字功率放大器的实现方法程序，所述一种NFC读写芯片数字功率放大器的实现方法程序被系统处理器执行时实现如下步骤：参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；数字PA控制逻辑对来自于压控振荡器VCO的4路延迟均匀的时钟CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1 的第一控制信号、生成控制功率放大器PA2 的第二控制信号；功率放大器PA1的第一控制信号包含多路控制信号，对功率放大器PA1的输出功率进行调节，输出功率的变化是周期性的逐渐由小变大、再由大变小；功率放大器PA2的第二控制信号与第一控制信号周期相同、相位相差13.56MHz 的半周期。
[0013]本专利技术提出了一种NFC读写芯片数字功率放大器实现方法及系统，通过较为简单的电路架构，降低了开发难度、降低了对于工艺的依赖程度，便利的实现了数字功率放大器PA发射正弦波信号的目标，其锁相环中振荡器采用延迟VCO的结构，从中间抽头输出多路时钟的方式、经过数字PA逻辑控制电路实现对数字功率放大器的参数控制、实现发射正弦电压或电流信号的能力，从而大大降低了振荡器的工作频率、简化了设计、降低实现难度及成本。同时，本方法降低了PCB板级设计难度和设计复杂度，降低了外部天线系统的匹配调试复杂度，节省了板级研发时间成本。
附图说明
[0014]图1示出了本专利技术一种NFC读写芯片数字功率放大器实现方法的流程图；图2示出了本专利技术一种NFC读写芯片数字功率放大器实现系统的电路框图；图3示出了本专利技术一种NFC读写芯片数字功率放大器实现方法的时序示意图；图4示出了本专利技术数字功率放大器的归一化的电流时间曲线图。
具体实施方式
[0015]为了能够更清楚地理解本专利技术的上述目的、特征和优点，下面结合附图和具体实施方式对本专利技术进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0016]在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是，本专利技术还可以采用其他不同于在此描述的其他方式来实施，因此，本专利技术的保护范围并不受下面公开的具体实施例的限制。
[0017]图1示出了本专利技术一种NFC读写芯片数字功率放大器实现方法的流程图；如图1所示，本专利技术第一方面提供了一种NFC读写芯片数字功率放大器实现方法，包括：S01：参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；S02：所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；S03：所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；S04：数本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种NFC读写芯片数字功率放大器的实现方法，其特征在于，包含如下步骤：S01：参考时钟CLK27.12MHz输入锁相环PLL的内部模块鉴频鉴相器PFD；S02：所述鉴频鉴相PFD输出信号经过电荷泵CP、低通滤波器LP产生压控振荡器VCO的控制信号；S03：所述压控振荡器VCO产生CK1、CK2、CK3、CK4间隔均匀的4路时钟，CK4经反向后输出给鉴频鉴相器PFD；S04：数字PA控制逻辑对来自于压控振荡器VCO的4路延迟均匀的时钟CK1、CK2、CK3、CK4进行处理，生成控制功率放大器PA1 的第一控制信号、生成控制功率放大器PA2 的第二控制信号；S05：功率放大器PA1的第一控制信号包含多路控制信号，对功率放大器PA1的输出功率进行调节，输出功率的变化是周期性的逐渐由小变大、再由大变小；功率放大器PA2的第二控制信号与第一控制信号周期相同、相位相差13.56MHz 的半周期。2.根据权利要求1所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，锁相环模块中压控振荡器VCO通过四级延迟单元、一级反向单元实现，其中每级延迟单元延迟时间均匀，并且输出CK1、CK2、CK3、CK4 共四路时钟信号给数字PA控制逻辑。3.根据权利要求1所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，所述数字PA控制逻辑输出信号为第一控制信号、第二控制信号，分别控制功率放大器PA1、功率放大器PA2。4.根据权利要求1所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，所述数字PA控制逻辑的输入信号为四级延迟均匀的时钟信号，信号频率为27.12MHz。5.根据权利要求3所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，所述数字PA控制逻辑输出的第一控制信号中的相邻控制信号之间的延迟时间与输入信号相邻时钟信号之间的延迟时间相同，所述第一控制信号对功率放大器PA1的输出功率进行调节，实现输出功率的正弦拟合；所述数字PA控制逻辑输出的第二控制信号内的相邻信号之间的延迟时间与输入信号中相邻时钟信号之间的延迟时间相同，所述第二控制信号对功率放大器PA2的输出功率进行调节，实现输出功率的正弦拟合。6.根据权利要求5所述的一种NFC读写芯片数字功率放大器的实现方法，其特征在于，所述数字PA控制逻辑输出的第一控制信号、第二控制信号与功率放大器PA1、功率放大器PA2的各子单元一一对应；所述功率放大器PA1及功率放大器PA2由与各组控制信号中控...
【专利技术属性】
技术研发人员：马哲，周建锁，刘晓艳，袁永锋，
申请(专利权)人：北京安超微电子有限公司，
类型：发明
国别省市：
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