栅极驱动器以及包括所述栅极驱动器的显示装置制造方法及图纸

公开一种栅极驱动器以及包括所述栅极驱动器的显示装置。所述显示驱动器可包括多个级，通过组合多个组信号、多个块信号以及多个时钟信号来单独驱动多条栅极线，被独立驱动的每个级可包括：输出缓存器，包括在第一节点的控制下产生并输出栅极导通电平的扫描信号的上拉晶体管以及在第二节点的控制下产生并输出栅极截止电平的扫描信号的下拉晶体管；第一控制器，通过组合所述多个组信号中的经由组线提供的组信号、所述多个块信号中的经由块线提供的块信号以及所述多个时钟信号中的经由时钟线提供的时钟信号来控制所述第一节点；以及第二控制器，通过组合所述组信号、所述块信号和所述时钟信号来与所述第一节点的操作相反地控制所述第二节点。地控制所述第二节点。地控制所述第二节点。

【技术实现步骤摘要】
栅极驱动器以及包括所述栅极驱动器的显示装置
[0001]相关申请的交叉引用
[0002]本申请要求于2021年11月30日在韩国提交的韩国专利申请No.10
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2021
‑
0168716的优先权权益，其全部公开内容通过引用明确并入本申请中。


[0003]本专利技术涉及一种在不使用进位信号的条件下稳定地驱动栅极线的栅极驱动器以及具有栅极驱动器的显示装置。

技术介绍

[0004]显示装置包括用于经由像素矩阵显示图像的面板以及用于驱动面板的驱动电路。驱动电路的栅极驱动器驱动与每个像素的薄膜晶体管TFT连接的栅极线，数据驱动器驱动与薄膜晶体管TFT连接的数据线。
[0005]栅极驱动器包括单独驱动栅极线的多个级，并且多个级彼此从属地连接。每个级向每条栅极线输出扫描信号并且输出用于控制其他级的操作的进位信号。每个级可通过接收从其他级输出的进位信号作为置位信号(set signal)和复位信号而进行操作。
[0006]但是，如果由于任一级的缺陷导致未从多个级的任一个输出进位信号，则有机连接的多个级不会操作以输出扫描信号，从而不在面板上显示图像。
[0007]为了实现扫描信号和进位信号的稳定输出，栅极驱动器在每个级中必需具有用于输入部、复位部、反相器、输出缓存器和稳定部的多个薄膜晶体管TFT，由此栅极驱动器的尺寸增大，从而边框区的尺寸增大。
[0008]上述
技术介绍
的公开内容是本专利技术的专利技术人所有以设计本专利技术，或者是在设计本专利技术的过程中获取的技术信息，其不应被视为在公开本专利技术之前公开于公众的已知技术。

技术实现思路

[0009]鉴于与相关技术关联的上述问题和其他限制，作出了本专利技术，本专利技术的一个或多个方面提供一种能够在不使用进位信号的条件下稳定地驱动栅极线的栅极驱动器以及具有栅极驱动器的显示装置。
[0010]本专利技术的一个或多个方面提供一种能够通过减少每个级中的薄膜晶体管的数量来减小边框区的尺寸的栅极驱动器以及具有栅极驱动器的显示装置。
[0011]除了上述本专利技术的技术优点之外，所属领域的技术人员根据本专利技术的下文描述将清楚地理解本专利技术的附加优点和特点。
[0012]根据本专利技术的一个方面，一种栅极驱动器可包括多个级，所述多个级被配置为通过组合多个组信号、多个块信号以及多个时钟信号来单独驱动多条栅极线，其中被独立驱动的所述多个级的每一个包括：输出缓存器，所述输出缓存器包括被配置为在第一节点的控制下产生并输出栅极导通电平的扫描信号的上拉晶体管以及被配置为在第二节点的控制下产生并输出栅极截止电平的扫描信号的下拉晶体管；第一控制器，所述第一控制器被
配置为通过组合所述多个组信号中的经由组线提供的组信号、所述多个块信号中的经由块线提供的块信号以及所述多个时钟信号中的经由时钟线提供的时钟信号来控制所述第一节点；以及第二控制器，所述第二控制器被配置为通过组合所述组信号、所述块信号和所述时钟信号来与所述第一节点的操作相反地控制所述第二节点。
[0013]根据本专利技术的另一方面，一种显示装置可包括内置在显示面板中的上述栅极驱动器。
[0014]根据本专利技术的又一方面，一种显示装置可包括：显示面板；以及内置在所述显示面板中的栅极驱动器，其中所述栅极驱动器包括多个级，所述多个级被配置为通过组合多个组信号、多个块信号以及多个时钟信号来单独驱动多条栅极线，其中被独立驱动的所述多个级的每一个包括：输出缓存器，所述输出缓存器包括被配置为在第一节点的控制下产生并输出栅极导通电平的扫描信号的上拉晶体管以及被配置为在第二节点的控制下产生并输出栅极截止电平的扫描信号的下拉晶体管；第一控制器，所述第一控制器被配置为通过组合所述多个组信号中的经由组线提供的组信号、所述多个块信号中的经由块线提供的块信号以及所述多个时钟信号中的经由时钟线提供的时钟信号来控制所述第一节点；以及第二控制器，所述第二控制器被配置为通过组合所述组信号、所述块信号和所述时钟信号来与所述第一节点的操作相反地控制所述第二节点。
[0015]除了上述本专利技术的特点之外，本专利技术的附加技术优点和特点将包括在本说明书中，落入本专利技术的范围内，并且受到所附权利要求书的保护。本部分中的任何内容都不应视为是对权利要求的限制。下文结合本专利技术的实施方式讨论进一步的方面和优点。将理解，本专利技术的上文大致描述和下文详细描述都是示例性的和解释性的，旨在对要求保护的专利技术构思提供进一步解释。
附图说明
[0016]给本专利技术提供进一步理解且并入本申请组成本申请一部分的附图图解了本专利技术的多个方面，并与说明书一起用于解释本专利技术的原理。
[0017]在附图中：
[0018]图1是根据本专利技术一个实施方式的显示装置的系统配置；
[0019]图2是根据本专利技术一个实施方式的子像素的等效电路图；
[0020]图3是根据本专利技术一个实施方式的栅极驱动器的示意框图；
[0021]图4是图解根据本专利技术一个实施方式的栅极驱动器的配置的框图；
[0022]图5是图解根据本专利技术一个实施方式的栅极驱动器的示例性配置的框图；
[0023]图6是图解根据本专利技术一个实施方式的栅极驱动器的每个级的配置的等效电路图；
[0024]图7是根据本专利技术一个实施方式的栅极驱动器的驱动波形图。
具体实施方式
[0025]将通过参照附图描述的以下方面阐明本专利技术的优点和特点以及其实现方法。然而，本专利技术可以以不同的形式实施，不应解释为限于在此阐述的方面。而是，提供这些方面是为了使本公开内容透彻和完整，并且将本专利技术的范围充分地传递给所属领域技术人员。
此外，本专利技术仅由权利要求书的范围限定。
[0026]为了描述本专利技术的多个方面而在附图中公开的形状、大小、比例、角度和数量仅仅是示例，因而本专利技术不限于示出的细节。相似的参考标记通篇指代相似的要素。在下面的描述中，当确定对相关已知功能或配置的详细描述会不必要地使本专利技术的重点模糊不清时，将省略该详细描述。在本申请中使用“包括”、“具有”和“包含”进行描述的情况下，可添加其他部分，除非使用了“仅”。
[0027]在解释一要素时，尽管没有明确说明，但该要素解释为包含误差范围。
[0028]在描述位置关系时，例如，当两部分之间的位置关系被描述为“在
……
上”、“在
……
上方”、“在
……
下方”和“在
……
之后”时，可在这两部分之间设置一个或多个其他部分，除非使用了更加限制性的术语比如“正好”或“直接”。
[0029]在描述时间关系时，例如，当时间顺序被描述为“在
……
之后”、“随后”、“接下来”和“在
……
之前”时，可包括不连续的情况，除非使用了更加限制性的术语比如“正好”、“紧接”或“直接”。
[0030]将理解到，尽管在此可使用术语“第一”、“第二”等来描述各种要素，但这些要素不应受这些术语限制。这些术语本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅极驱动器，包括多个级，所述多个级被配置为通过组合多个组信号、多个块信号以及多个时钟信号来单独驱动多条栅极线，其中被独立驱动的所述多个级的每一个包括：输出缓存器，所述输出缓存器包括被配置为在第一节点的控制下产生并输出栅极导通电平的扫描信号的上拉晶体管以及被配置为在第二节点的控制下产生并输出栅极截止电平的扫描信号的下拉晶体管；第一控制器，所述第一控制器被配置为通过组合所述多个组信号中的经由组线提供的组信号、所述多个块信号中的经由块线提供的块信号以及所述多个时钟信号中的经由时钟线提供的时钟信号来控制所述第一节点；以及第二控制器，所述第二控制器被配置为通过组合所述组信号、所述块信号和所述时钟信号来与所述第一节点的操作相反地控制所述第二节点。2.根据权利要求1所述的栅极驱动器，其中：所述第一控制器通过在所述时钟信号、所述块信号和所述组信号的全部处于栅极导通电平时激活所述第一节点来导通所述上拉晶体管，所述第一控制器通过在所述时钟信号、所述块信号和所述组信号的至少任一个处于栅极截止电平时使所述第一节点失活来将所述上拉晶体管截止。3.根据权利要求1所述的栅极驱动器，其中：所述第二控制器通过在所述时钟信号、所述块信号和所述组信号的全部处于栅极导通电平时将所述第二节点失活来使所述下拉晶体管截止，所述第二控制器通过在所述时钟信号、所述块信号和所述组信号的至少任一个处于栅极截止电平时激活所述第二节点来导通所述下拉晶体管。4.根据权利要求1所述的栅极驱动器，其中：在所述上拉晶体管通过所述第一控制器导通时，所述上拉晶体管输出经由第一电源线提供的第一栅极导通电压作为栅极导通电平的扫描信号，在所述下拉体管通过所述第二控制器导通时，所述下拉晶体管输出经由第四电源线提供的第一栅极截止电压作为栅极截止电平的扫描信号。5.根据权利要求1所述的栅极驱动器，其中所述第一控制器包括：第一晶体管，所述第一晶体管由所述块信号控制并且被配置为输出所述时钟信号；第二晶体管，所述第二晶体管由所述组信号控制并且被配置为将所述第一晶体管连接至所述第一节点；以及第三晶体管，所述第三晶体管由经由第三电源线提供的第三栅极导通电压控制并且被配置为将被提供第二栅极截止电压的第五电源线连接至所述第一节点。6.根据权利要求5所述的栅极驱动器，其中：在所述块信号和所述组信号处于栅极导通电平时，所述第一控制器经由所述第一晶体管和所述第二晶体管向所述第一节点输出所述时钟信号，在所述时钟信号、所述块信号和所述组信号的至少一个处于栅极截止电平时，所述第一控制器经由所述第三晶体管向所述第一节点输出所述第二栅极截止电压。7.根据权利要求1所述的栅极驱动器，其中所述第二控制器包括：第四晶体管，所述第四晶体管由经由所述第三电源线提供的第三栅极导通电压控制并
且被配置为将被提供第二栅极导通电压的第二电源线连接至所述第二节点；以及第五晶体管、第六晶体管和第七晶体管，所述第五晶体管、所述第六晶体管和所述第七晶体管串联连接在所述第二节点和被提供所述第二栅极截止电压的第五电源线之间并且由所述时钟信号、所述块信号和所述组信号控制。8.根据权利要求7所述的栅极驱动器，其中：在所述块信号和所述组信号处于栅极导通电平时，所述第二控制器经由所述第五晶体管、所述第六晶体管和所述第七晶体管向所述第二节点输出所述第二栅极截止电压，在所述时钟信号、所述块信号和所述组信号的至少一个处于栅极截止电平时，所述第二控制器经由所述第四晶体管向所述第二节点输出所述第二栅极导通电压。9.根据权利要求8所述的栅极驱动器，其中：所述第二栅极截止电压低于所述第一栅极截止电压，所述第二栅极导通电压高于所述第一栅极导通电压并且低于所述第三栅极导通电压。10.根据权利要求1所述的栅极驱动器，其中：所述多个级通过包括被单独提供z个组信号的z个组而包括n个级，其中z是2或更大的整数，并且n＝x
×
y
×
z，所述z个组的每一个包括被单独提供y个块信号的y个块，其中y是2或更大的整数，其中所述y个块的每一个包括被单独提供x个时钟信号的x个级，其中x是2或更大的整数。11.根据权利要求10所述的栅极驱动器，其中：所述x个时钟信号的每一个具有包括第一时段的栅极导通电平部和第二时段的栅极截止电平部的第一区段，并且所述第一时段的栅极导通电平部被依次相位延迟并提供，所述y个块信号的每一个具有包括第三时段的栅极导通电平部和第四时段的栅极截止电平部的第二区段，所述第三时段的栅极导通电平部被依次相位延迟并提供，所述第三时段被设置为长于与所述x个时钟信号的第一时段交叠的时间，所述z个组信号的每一个具有包括第五时段的栅极导通电平部和第六时段的栅极截止电平部的第三区段，所述第五时段的栅极导通电平部被依次相位延迟并提供，所述第五时段被设置为长于与所述y个块信号的第三时段交叠的时间。12.根据权利要求7所述的栅极驱动器，其中：所述第五晶体管由所述时钟信号控制并且被配置为将所述第二节点连接至所述第六晶体管，所述第六晶体管由所述块信号控制并且被配置为将所述第五晶体管连接至所述第七晶体管，所述第七晶体管由所述组信号控制并且被配置为将所述第六晶体管连接至所述第五电源线的第二栅极截止电压。13.根据权利要求11所述的栅极驱动器，其中所述第二时段被设置为长于所述第一时段。14.根据权利要求11所述的栅极驱动器，其中所述第四时段被设置为长于所述第三时段。15.根据权利要求11所述的栅极驱动器，其中所述第六时段被...

【专利技术属性】
技术研发人员：梁峻赫，
申请(专利权)人：乐金显示有限公司，
类型：发明
国别省市：