半导体器件和包括半导体器件的电子系统技术方案

公开了一种半导体器件，可以包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿多个栅电极并在竖直方向上延伸；以及多条位线，布置在多个沟道结构上并连接到多个沟道结构。多条位线可以包括在彼此不同的竖直高度处以构成至少两个层的多条下位线和多条上位线。多条上位线可以在第一水平方向上彼此间隔开，并在与第一水平方向垂直的第二水平方向上彼此平行地延伸。可以在多条下位线中的彼此相邻的两条下位线之间限定下扩展空间。空间。空间。

【技术实现步骤摘要】
半导体器件和包括半导体器件的电子系统
[0001]相关申请的交叉引用
[0002]本申请基于并且要求于2021年11月30日向韩国知识产权局提交的韩国专利申请No.10
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2021
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0169344的优先权，其全部公开内容通过引用并入本文。


[0003]本专利技术构思涉及一种半导体器件和/或包括该半导体器件的电子系统，并且更具体地，涉及一种包括竖直沟道的半导体器件和/或包括该半导体器件的电子系统。

技术介绍

[0004]在需要数据存储的电子系统中，可能需要能够存储大量数据的半导体器件。相应地，已经研究了增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法之一，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。

技术实现思路

[0005]本专利技术构思提供了一种可以以窄间距布置沟道孔以增加半导体器件的数据存储容量的半导体器件、以及包括该半导体器件的电子系统。
[0006]本专利技术构思提供一种如下的半导体器件和/或包括该半导体器件的电子系统。
[0007]根据本专利技术构思的实施例，一种半导体器件可以包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿多个栅电极并在竖直方向上延伸；以及多条位线，布置在多个沟道结构上并连接到多个沟道结构。多条位线可以包括在彼此不同的竖直高度处以构成至少两个层的多条下位线和多条上位线。多条上位线可以在第一水平方向上彼此间隔开，并在第二水平方向上彼此平行地延伸。第二水平方向可以垂直于第一水平方向。多条下位线中的每一条可以包括：第一下段，在第二水平方向延伸；第二下段，在第一水平方向上与第一下段间隔开并沿着第二水平方向延伸；以及第一下弯曲部分，将第一下段连接到第二下段。第一下弯曲部分可以以相对于第二水平方向的倾斜角延伸。多条下位线中的两条相邻下位线可以限定两条相邻下位线中的第一下位线的第一下弯曲部分与两条相邻下位线中的第二下位线的第一下弯曲部分之间的下扩展空间。
[0008]根据本专利技术构思的实施例，一种半导体器件可以包括在衬底上的栅极堆叠件。栅极堆叠件可以包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿多个栅电极并在竖直方向上延伸；一对栅极堆叠分隔开口，贯穿多个栅电极并在第一水平方向上延伸；串选择线切割区，贯穿至少一个栅电极；多条位线，分别布置在多个沟道结构上；以及多个位线接触部，在多个沟道结构与多条位线之间。该至少一个栅电极可以包括多个栅电极中的最上面栅电极，并且串选择线切割区可以在一对栅极堆叠分离开口之间在第一水平方向上延伸。多条位线可以包括多条下位线和多条上位线，所述多条下位线和所述多条上位线在彼此不同的竖直高度处以构成至少两个层。多条下位线中的每一条可以包
括：第一下段，在第二水平方向上延伸；第二下段，在第一水平方向上与第一下段间隔开并在第二水平方向上延伸；以及第一下弯曲部分，将第一下段连接到第二下段，并以相对于第二水平方向的倾斜角延伸，以及多条下位线中的两条相邻下位线可以限定两条相邻下位线中的第一下位线的第一下弯曲部分与两条相邻下位线中的第二下位线的第一下弯曲部分之间的第一下扩展空间。多条上位线可以在第二水平方向上彼此平行地延伸。第二水平方向可以垂直于第一水平方向。多个位线接触部可以包括：多个下位线接触部，连接到多条下位线；以及多个上位线接触部，连接到多条上位线，多个上位线接触部中的至少一些可以经由第一下扩展空间将多个沟道结构中的至少一些连接到多条上位线中的至少一些。
[0009]根据专利技术构思的实施例，一种电子系统可以包括主衬底；半导体器件，在主衬底上；以及控制器，与主衬底上的半导体器件电连接。半导体器件可以包括多个栅电极、多个沟道结构、布置在多个沟道结构上并连接到多个沟道结构的多条位线、与多个栅电极和多条位线电连接的外围电路、以及与外围电路电连接的输入/输出焊盘。多个栅电极可以在主衬底上在竖直方向上彼此间隔开。多个沟道结构可以贯穿多个栅电极并在竖直方向上延伸。多条位线可以包括多条下位线和多条上位线，多条下位线和多条上位线在彼此不同的竖直高度处以构成至少两个层。多条上位线可以在第一水平方向上彼此间隔开，并在第二水平方向上彼此平行地延伸。第二水平方向可以垂直于第一水平方向。多条下位线中的每一条可以包括：第一下段，在第二水平方向上延伸；第二下段，在第一水平方向上与第一下段间隔开并在第二水平方向上延伸；以及第一下弯曲部分，将第一下段连接到第二下段。第一下弯曲部分可以以相对于第二水平方向的倾斜角延伸。多条下位线中的两条相邻下位线可以限定两条相邻下位线中的第一下位线的第一下弯曲部分与两条相邻下位线中的第二下位线的第一下弯曲部分之间的下扩展空间。
附图说明
[0010]根据以下结合附图的详细描述将更清楚地理解本专利技术构思的实施例，在附图中：
[0011]图1是根据示例实施例的半导体器件的框图；
[0012]图2是根据示例实施例的半导体器件的存储单元阵列的等效电路图；
[0013]图3至图7B是用于说明根据示例实施例的半导体器件的图；
[0014]图8A至图8C是根据示例实施例的半导体器件的截面图；
[0015]图9是图8A至图8C的半导体器件的部分的放大平面图；
[0016]图10是根据示例实施例的半导体器件的透视图；
[0017]图11是图10的半导体器件的截面图；
[0018]图12是根据示例实施例的半导体器件的截面图；
[0019]图13是图12中的区域CX4的放大截面图；
[0020]图14是根据示例实施例的半导体器件的截面图；
[0021]图15是根据实施例的包括半导体器件的电子系统的示意图；
[0022]图16是根据示例实施例的包括半导体器件的电子系统的示意性透视图；以及
[0023]图17是根据示例实施例的半导体封装的示意性截面图。
具体实施例
[0024]图1是根据示例实施例的半导体器件10的框图。
[0025]参考图1，半导体器件10可以包括存储单元阵列20和外围电路30。存储单元阵列20可以包括多个存储单元块BLK1、BLK2...BLKn。多个存储单元块BLK1、BLK1...BLKn中的每一个可以包括多个存储单元。多个存储单元块BLK1、BLK2...BLKn可以经由位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
[0026]外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36和控制逻辑38。外围电路30还可以包括I/O接口、列逻辑、电压发生器、预解码器、温度传感器、命令解码器、地址解码器、放大电路等。
[0027]存储单元阵列20可以经由位线BL连接到页缓冲器34，并且可以经由字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储单元阵列20中，多个存储单元块BLK1、BLK2...BLKn的每一个中包括的多个存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿所述多个栅电极并在所述竖直方向上延伸；以及多条位线，布置在所述多个沟道结构上并连接到所述多个沟道结构，其中，所述多条位线包括多条下位线和多条上位线，所述多条下位线和所述多条上位线在彼此不同的竖直高度处以构成至少两个层，所述多条上位线在第一水平方向上彼此间隔开并且在第二水平方向上彼此平行地延伸，所述第二水平方向垂直于所述第一水平方向，所述多条下位线中的每一条包括：第一下段，在所述第二水平方向上延伸；第二下段，在所述第一水平方向上与所述第一下段间隔开并在所述第二水平方向上延伸；以及第一下弯曲部分，将所述第一下段连接到所述第二下段，所述第一下弯曲部分以相对于所述第二水平方向的倾斜角延伸，并且所述多条下位线中的两条相邻下位线限定所述两条相邻下位线中的第一下位线的第一下弯曲部分与所述两条相邻下位线中的第二下位线的第一下弯曲部分之间的下扩展空间。2.根据权利要求1所述的半导体器件，还包括：多个位线接触部，在所述多个沟道结构与所述多条位线之间，其中，所述多个位线接触部包括：多个下位线接触部，连接到所述多条下位线；以及多个上位线接触部，连接到所述多条上位线，所述多条下位线中的每一条中的第一下弯曲部分提供多个第一弯曲部分，所述多条下位线限定所述多个第一弯曲部分之中的相邻第一弯曲部分之间的多个下扩展空间，并且所述多个上位线接触部中的每一个经由所述多个下扩展空间中的对应下扩展空间将所述多个沟道结构中的对应沟道结构连接到所述多条上位线中的对应上位线。3.根据权利要求1所述的半导体器件，其中，所述多条下位线中的每一条中的第一下段和第二下段在所述第一水平方向上以第一间距布置，所述多条上位线在所述第一水平方向上以第二间距布置，所述下扩展空间在所述第一水平方向上的宽度是扩展宽度，并且所述扩展宽度大于所述第一间距并且小于所述第一间距的两倍。4.根据权利要求3所述的半导体器件，其中，所述多条下位线中的每一条在所述第一下弯曲部分与所述第一下段之间的界面处包括弯曲区，所述两条相邻下位线中的第一下位线中的弯曲区与所述两条相邻下位线中的第二下位线中的弯曲区在所述第二水平方向上彼此隔开第一距离，并且所述第一距离大于所述扩展宽度。5.根据权利要求4所述的半导体器件，其中，所述两条相邻下位线中的每一条包括在所述第一下段与所述第一下弯曲部分之间的
弯曲部，所述两条相邻下位线中的第一下位线中的弯曲部与第一下弯曲部分在所述第二水平方向上彼此间隔开第二距离，所述两条相邻下位线中的第一下位线中的第一下弯曲部分与所述两条相邻下位线中的第二下位线中的弯曲部在所述第二水平方向上彼此间隔开第三距离，并且所述第三距离大于所述第二距离。6.根据权利要求5所述的半导体器件，其中，所述第二距离与所述第三距离之和等于所述第一距离。7.根据权利要求3所述的半导体器件，其中，所述第一间距和所述第二间距具有相同的值。8.根据权利要求7所述的半导体器件，其中，所述多条上位线包括彼此相邻的第一上位线和第二上位线，所述第一上位线和所述第二上位线沿着第一延伸线和第二延伸线延伸，所述第一延伸线和所述第二延伸线在所述第一水平方向上以所述第一间距的距离彼此间隔开，所述第一延伸线和所述第二延伸线在所述第二水平方向上延伸，并且在所述多条下位线中的一条下位线中，所述第一下段沿着所述第一延伸线延伸，所述第二下段沿着所述第二延伸线延伸，以及所述第一下弯曲部分从所述第一延伸线延伸到所述第二延伸线。9.根据权利要求1所述的半导体器件，其中，所述两条相邻下位线中的第一下位线的第一下弯曲部分与所述两条相邻下位线中的第二下位线的第一下弯曲部分彼此平行。10.根据权利要求9所述的半导体器件，其中，所述第一下弯曲部分相对于所述第二水平方向具有约20度至约70度的倾斜角。11.根据权利要求9所述的半导体器件，其中，在所述多条上位线和所述多条下位线之中，所述多条上位线中的一些和所述多条下位线中的一些构成一组，并且在所述第一水平方向上重复，并且在所述一组中，所述多条下位线的数量少于所述多条上位线的数量。12.一种半导体器件，包括：栅极堆叠件，在衬底上，并且包括：多个栅电极，在所述衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿所述多个栅电极并在所述竖直方向上延伸，一对栅极堆叠分离开口，贯穿所述多个栅电极并在第一水平方向上延伸，串选择线切割区，贯穿至少一个栅电极，所述至少一个栅电极包括所述多个栅电极中的最上面栅电极，并且所述串选择线切割区在所述一对栅极堆叠分离开口之间在所述第一水平方向上延伸，以及多条位线，分别布置在所述多个沟道结构上，所述多条位线包括多条下位线和多条上位线，所述多条下位线和所述多条上位线在彼此不同的竖直高度处以构成至少两个层，其中，所述多条下位线中的每一条包括：第一下段，在第二水平方向上延伸；第二下段，

【专利技术属性】
技术研发人员：金注男，朴世准，李载德，金嘉银，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：