本申请涉及电子技术领域，尤其设计一种晶振电路装置、主板控制系统及电子设备，本申请晶振电路装置中包括：主芯片模块、从芯片模块及晶振电路模块；其中，主芯片模块的时钟信号端与晶振电路模块的输出端电连接，主芯片模块的脉冲输出端与从芯片模块的时钟信号端电连接；主芯片模块，用于根据晶振电路模块提供的时钟信号，通过脉冲输出端向从芯片模块输出目标脉冲信号；从芯片模块，用于将目标脉冲信号确定为时钟输入信号，并基于时钟输入信号进行上电初始化，从而实现了用脉冲信号替代外置晶振的功能，无需为从芯片模块配置相应的晶振电路，解决了现有技术中需要为主板中每个IC配置晶振电路所导致的电路成本高的问题，降低了电路硬件成本。路硬件成本。路硬件成本。
【技术实现步骤摘要】
晶振电路装置、主板控制系统及电子设备
[0001]本申请涉及电子
，尤其涉及一种晶振电路装置、主板控制系统及电子设备。
技术介绍
[0002]目前电路中，为了给集成电路(Integrated Circuit，IC)提供一个稳定的工作时钟，不少IC的外围电路上都会加上一个晶振电路。当主板上有几个IC，就需要有几个不同的晶振电路，使得每个IC都配置有与其一一对应连接的晶振电路，以通过晶振电路提供的时钟信号实现IC的启动。但是，针对每一个IC配置一个晶振电路，增加电路成本。
技术实现思路
[0003]本申请提供了一种晶振电路装置、主板控制系统及电子设备，以解决电路成本高的问题。
[0004]第一方面，本申请提供了一种晶振电路装置，包括：主芯片模块、从芯片模块及晶振电路模块；
[0005]其中，所述主芯片模块的时钟信号端与所述晶振电路模块的输出端电连接，所述主芯片模块的脉冲输出端与所述从芯片模块的时钟信号端电连接；
[0006]所述主芯片模块，用于根据所述晶振电路模块提供的时钟信号，通过所述脉冲输出端向所述从芯片模块输出目标脉冲信号；
[0007]所述从芯片模块，用于将所述目标脉冲信号确定为时钟输入信号，并基于所述时钟输入信号进行上电初始化。
[0008]可选的，所述晶振电路装置，还包括：
[0009]所述主芯片模块的串行总线端与所述从芯片模块的串行总线端电连接；
[0010]所述从芯片模块，还用于接收所述主芯片模块输出的主控指令，并基于所述主控指令输出驱动控制信号。
[0011]可选的，所述主芯片模块包括主控芯片；
[0012]所述主控芯片的第一时钟信号端与所述晶振电路模块的第一输出端电连接，所述主控芯片的第二时钟信号端与所述晶振电路模块的第二输出端电连接，所述主控芯片的串行数据端与所述从芯片模块的串行数据端电连接，所述主控芯片的串行时钟端与所述从芯片模块的串行时钟端电连接，所述主控芯片的脉冲输出端与所述从芯片模块的时钟信号端电连接。
[0013]可选的，所述从芯片模块包括从控芯片；
[0014]所述从控芯片的时钟信号端与所述主芯片模块的脉冲输出端电连接，所述从控芯片的串行数据端与所述主芯片模块的串行数据端电连接，所述从控芯片的串行时钟端与所述主芯片模块的串行时钟端电连接。
[0015]可选的，所述晶振电路装置，还包括：受控电路模块，所述受控电路模块与所述从
芯片模块的信号输出端电连接；
[0016]所述受控电路模块，用于依据所述驱动控制信号，输出所述主控指令对应的指令执行结果。
[0017]可选的，所述受控电路模块包含一个或多个传感器，所述从芯片模块的信号输出端包含与所述传感器一一对应连接的信号输出端口。
[0018]可选的，所述受控电路模块包含扬声器，所述扬声器的输入端与所述从芯片模块的信号输出端电连接。
[0019]可选的，所述晶振电路模块包括：晶振、电阻、第一电容及第二电容；
[0020]所述晶振的第一端与所述电阻的第一端、所述主控芯片的第一时钟信号端以及所述第一电容的第一端电连接，所述晶振的第二端与所述第一电容的第二端、所述第二电容的第一端及参考地电连接，所述晶振的第三端与所述第二电容的第二端、所述主控芯片的第二时钟信号端及所述电阻的第二端电连接，所述晶振的第四端与所述参考地电连接。
[0021]第二方面，本申请提供了一种主板控制系统，包括：如第一方面任一所述的晶振电路装置。
[0022]第三方面，本申请提供了一种电子设备，包括：如第二方面所述的主板控制系统。
[0023]本申请实施例中的主芯片模块的时钟信号端与晶振电路模块的输出端电连接，主芯片模块的脉冲输出端与从芯片模块的时钟信号端电连接，使得主芯片模块可以根据晶振电路模块提供的时钟信号，通过脉冲输出端向从芯片模块输出目标脉冲信号，从而使得从芯片模块可以将目标脉冲信号确定为时钟输入信号，并可基于时钟输入信号进行上电初始化，实现了用脉冲信号替代外置晶振的功能，无需为从芯片模块配置相应的晶振电路，解决了现有技术中需要为主板中每个IC配置晶振电路所导致的电路成本高的问题，降低了电路硬件成本。
附图说明
[0024]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本专利技术的实施例，并与说明书一起用于解释本专利技术的原理。
[0025]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0026]图1为现有技术中提供的一种晶振电路的结构示意图；
[0027]图2为本申请实施例提供的一种晶振电路装置的结构示意图；
[0028]图3为本申请一个可选实施例提供的一种晶振电路装置的结构示意图；
[0029]图4为本申请另一个可选实施例提供的一种晶振电路装置的结构示意图。
具体实施方式
[0030]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0031]相关技术中，主板电路中通常配置有两个或两个以上的IC芯片。例如，在主板电路包括片上系统(System on Chip，SOC)芯片和受控IC的情况下，如图1所示，SOC芯片作为主控芯片，可以通过I2C总线和受控IC进行连接，使得受控IC可以接收到SOC指令；其中，SOC芯片和受控IC分别对应配置一个的晶振电路，以由各自对应配置的晶振电路提供稳定的工作时钟信号，但是这也增加了主板电路成本。
[0032]本申请实施例的核心构思之一在于，提出一种晶振电路装置，通过使用主芯片模块输出的目标脉冲信号代替从芯片模块对应的晶振电路完成从芯片模块的上电初始化，实现了用脉冲信号替代外置晶振的功能，从而降低电路成本。
[0033]图2为本申请实施例提供的一种晶振电路装置的结构示意图。如图2所示，本申请实施例提供的晶振电路装置具体可以包括：主芯片模块21、从芯片模块22及晶振电路模块23；其中，所述主芯片模块21的时钟信号端与所述晶振电路模块23的输出端电连接，所述主芯片模块21的脉冲输出端与所述从芯片模块22的时钟信号端电连接；所述主芯片模块21，用于根据所述晶振电路模块23提供的时钟信号，通过所述脉冲输出端向所述从芯片模块22输出目标脉冲信号；所述从芯片模块22，用于将所述目标脉冲信号确定为时钟输入信号，并基于所述时钟输入信号进行上电初始化。
[0034]可见，本实施例通过将主芯片模块21的脉冲输出端与从芯片模块22的时钟信号端电连接，使得主芯片模块21可以本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种晶振电路装置，其特征在于，包括：主芯片模块、从芯片模块及晶振电路模块；其中，所述主芯片模块的时钟信号端与所述晶振电路模块的输出端电连接，所述主芯片模块的脉冲输出端与所述从芯片模块的时钟信号端电连接；所述主芯片模块，用于根据所述晶振电路模块提供的时钟信号，通过所述脉冲输出端向所述从芯片模块输出目标脉冲信号；所述从芯片模块，用于将所述目标脉冲信号确定为时钟输入信号，并基于所述时钟输入信号进行上电初始化。2.根据权利要求1所述晶振电路装置，其特征在于，还包括：所述主芯片模块的串行总线端与所述从芯片模块的串行总线端电连接；所述从芯片模块，还用于接收所述主芯片模块输出的主控指令，并基于所述主控指令输出驱动控制信号。3.根据权利要求1所述晶振电路装置，其特征在于，所述主芯片模块包括主控芯片；所述主控芯片的第一时钟信号端与所述晶振电路模块的第一输出端电连接，所述主控芯片的第二时钟信号端与所述晶振电路模块的第二输出端电连接，所述主控芯片的串行数据端与所述从芯片模块的串行数据端电连接，所述主控芯片的串行时钟端与所述从芯片模块的串行时钟端电连接，所述主控芯片的脉冲输出端与所述从芯片模块的时钟信号端电连接。4.根据权利要求1所述晶振电路装置，其特征在于，所述从芯片模块包括从控芯片；所述从控芯片的时钟信号端与所述主芯片模块的脉冲输出端电连接，所述从控芯片的串...
【专利技术属性】
技术研发人员：陶泽华，徐正新，洪明彬，魏海峰，
申请(专利权)人：深圳创维RGB电子有限公司，
类型：新型
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。