等离子体蚀刻方法和等离子体蚀刻装置制造方法及图纸

本发明专利技术提供一种等离子体蚀刻方法、等离子体蚀刻装置以及计算机存储介质，能够抑制高腐蚀性处理气体的使用，并且精度良好地形成规定形状的图案。当以图案形成为规定形状的光致抗蚀剂层（１０２）作为掩模层，利用处理气体的等离子体，对在被处理基板上形成的多晶硅层（１０４）进行蚀刻时，使用至少含有ＣＦ↓［３］Ｉ气体的处理气体，以使等离子体中的离子向被处理基板加速的自偏压Ｖｄｃ为２００Ｖ以下的方式，向载置被处理基板的下部电极施加高频电力。

【技术实现步骤摘要】

本专利技术涉及利用处理气体的等离子体对形成于被处理基板上的作 为被蚀刻层的硅层进行蚀刻的等离子体蚀刻方法。
技术介绍
在现有技术中，在半导体装置的制造工序中，进行以光致抗蚀剂 作为掩模，利用处理气体的等离子体，对在被处理基板上形成的多晶硅(polysilicon)层、非晶硅(amorphous silicon)层进行蚀刻的等离子 体蚀刻。在上述的等离子体蚀刻中，使用各种处理气体，在多晶硅、非晶 硅、单晶硅等的硅的等离子体蚀刻中，例如使用Cl2、 HBr等的气体。 然而，这些气体因为腐蚀性高，所以，在等离子体蚀刻装置中，有必 要针对腐蚀性气体的对策，从而产生等离子体蚀刻装置的制造成本增 大的问题。此外，为了应对近年来的半导体装置的电路图案的细微化，尝试 所谓的双图案化(double patterning)的技术。在该双图案化技术中， 具有连续地对氧化硅膜、氮化硅膜以及非晶硅膜等进行等离子体蚀刻 的工序，并且希望这种等离子体蚀刻在同一个处理腔室内例如在绝缘 膜用等离子体蚀刻装置的处理腔室内进行。其中，公知有下述内容，SP，作为不会引起环境问题的处理气体， 现有技术中公知有CF3I气体，使用该CF3I和HBr和02的混合气体， 利用ICP类型的等离子体蚀刻装置，对多晶硅高熔点金属硅化物 (polycide)膜进行蚀刻处理(例如，参照专利文献l)。专利文献l:日本特开平11—214357号公报如上所述，在对硅进行等离子体蚀刻时，因为在现有技术中使用 腐蚀性高的气体，所以有必要针对腐蚀性气体的对策，从而产生等离 子体蚀刻装置的成本增大的问题。此外，通常在进行硅的等离子体蚀刻时，相对于衬底膜的氧化硅膜等、作为掩模的光致抗蚀剂等要求较高的选择比，并且在进行线与间隔(line and spacer)等的图案的蚀刻 时，理所当然地需要垂直保持线部分的侧壁形状，抑制密集配置的部 分与稀疏配置的部分的蚀刻状态的偏差。
技术实现思路
因此，本专利技术是鉴于上述事实而提出的，其目的在于提供一种等 离子体蚀刻方法、等离子体蚀刻装置以及计算机存储介质，能够抑制 高腐蚀性处理气体的使用，并且精度良好地形成规定形状的图案。为了实现上述目的，本专利技术的第一方面提供一种等离子体蚀刻方 法，其特征在于该等离子体蚀刻方法通过将图案形成为规定形状的 掩模层，利用处理气体的等离子体，对在被处理基板上形成的硅层进 行蚀刻，所述处理气体至少含有CF3l气体，以使加速所述等离子体中 的离子的自偏压Vdc为200V以下的方式，向载置所述被处理基板的 下部电极施加高频电力。第二方面的等离子体蚀刻方法，其特征在于在第一方面所述的等离子体蚀刻方法中，向所述下部电极施加频率为40MHz以上的高频 电力，不向所述下部电极施加频率不足40MHz的高频电力。第三方面的等离子体蚀刻方法，其特征在于在第一或者第二方 面所述的等离子体蚀刻方法中，所述硅层具有由线和间隔形成的蚀刻 图案，作为线的宽度与间隔的宽度之比的线的宽度/间隔的宽度为1/1 的致密图案和1/10以下的稀疏图案混合存在。第四方面的等离子体蚀刻方法，其特征在于在利用第一处理气体的等离子体对形成于被处理基板上的由硅以外的材料构成的第一层 实施蚀刻的处理腔室内，利用第二处理气体的等离子体对在所述被处理基板上形成的硅层进行蚀刻，其中，所述第二处理气体至少含有CF3I 气体，以使加速所述等离子体中的离子的自偏压Vdc为200V以下的 方式，向载置所述被处理基板的下部电极施加高频电力。第五方面的等离子体蚀刻方法，其特征在于在第四方面所述的等离子体蚀刻方法中，向所述下部电极施加频率为40MHz以上的高频 电力，不向所述下部电极施加频率不足40MHz的高频电力。第六方面提供一种等离子体蚀刻装置，其特征在于，包括收容 被处理基板的处理腔室；向所述处理腔室内供给处理气体的处理气体 供给单元；使从所述处理气体供给单元供给的所述处理气体等离子体 化来对所述被处理基板进行处理的等离子体生成单元；和在所述处理 腔室内进行控制以进行上述等离子体蚀刻方法的控制部。第七方面提供一种计算机存储介质，存储有在计算机上运行的控 制程序，所述控制程序在执行时进行第一方面 第五方面中的任一方 面所述的等离子体蚀刻方法。根据本专利技术，提供一种等离子体蚀刻方法、等离子体蚀刻装置以 及计算机存储介质，能够抑制高腐蚀性处理气体的使用，并且精度良 好地形成规定形状的图案。附图说明图1是表示本专利技术的等离子体蚀刻方法的实施方式所涉及的半导 体晶片的截面构成的图。图2是表示本专利技术实施方式所涉及的等离子体蚀刻装置的简要结 构的图。图3是表示实施例与比较例的蚀刻形状的不同的电子显微镜照片-。 图4是表示实施例与比较例的致密图案部与稀疏图案部的ACD的 图表。图5是表示实施例与比较例的Vdc和电子密度的图表。 标号说明101:硅基板;102:光致抗蚀剂(photoresist)层；103: ARC (反 射防止)层；104:多晶硅(polysilicon)层；105: TEOS层具体实施例方式以下，参照附图对本专利技术的实施方式进行说明。图1是放大表示 本实施方式所涉及的等离子体蚀刻方法中的作为被处理基板的半导体 晶片的截面构造。此外，图2表示的是本实施方式的等离子体蚀刻装 置的结构。首先，参照图2对等离子体蚀刻装置的结构进行说明。等离子体蚀刻装置构成为气体密封(气密)，具有成为电接地电位的处理腔室1。该处理腔室1呈圆筒状，例如由铝等构成。在处理腔室 1内设置有水平支撑作为被处理基板的半导体晶片W的、用作下部电极的载置台2。载置台2例如由铝等构成，经由绝缘板3被支撑在导体 的支撑台4上。此外，在载置台2的上方的外周设置有聚焦环5。而且， 以包围载置台2和支撑台4的周围的方式设置有例如由石英等构成的 圆筒状的内壁部件3a。载置台2通过第一匹配器lla与第一RF电源10a链接，此外，通 过第二匹配器llb与第二RF电源10b链接。第一RF电源10a为等离 子体形成用的电源，能够从该第一 RF电源10a向载置台2供给规定频 率(40MHz以上例如40MHz)的高频电力。此外，第二 RF电源10b 为离子引入用的电源，能够从该第二 RF电源10b向载置台2供给比从 第一RF电源10a供给的电力频率低的、为13.56MHz以下的规定频率 (例如13.56MHz)的高频电力。另一方面，在载置台2的上方，以与 载置台2平行相对的方式设置有成为接地电位的喷淋头16，载置台2 与喷淋头16起到一对电极的作用。在载置台2的上面设置有用于静电吸附半导体晶片W的静电卡盘 6。该静电卡盘6构成为在绝缘体6b中间具有电极6a，电极6a与直流 电源12链接。通过从直流电源12向电极6a施加直流电压，利用库仑 力来吸附半导体晶片W。在支撑台4的内部形成有冷却介质流路4a，冷却介质流路4a与冷 却介质入口配管4b、冷却介质出口配管4c连接。通过使适当的冷却介 质例如冷却水等在冷却介质流路4a中循环，能够将支撑台4以及载置 台2控制在规定的温度。此外，以贯通载置台2等的方式设置有用于 向半导体晶片W的背面侧供给氦气等的冷热传递用气体(backside (背 侧气体))的背侧气体供给配管30，该背侧气体供给配管3本文档来自技高网...

【技术保护点】
一种等离子体蚀刻方法，其特征在于：　该等离子体蚀刻方法通过将图案形成为规定形状的掩模层，利用处理气体的等离子体，对在被处理基板上形成的硅层进行蚀刻，　所述处理气体至少含有ＣＦ３Ｉ气体，　以使加速所述等离子体中的离子的自偏压 Ｖｄｃ为２００Ｖ以下的方式，向载置所述被处理基板的下部电极施加高频电力。

【技术特征摘要】
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【专利技术属性】
技术研发人员：松山昇一郎，本田昌伸，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]