一种具有基极补偿和高阶补偿的低温漂带隙基准电路制造技术

本发明专利技术公开了一种具有基极补偿和高阶补偿的低温漂带隙基准电路，该低温漂带隙基准电路包括：高阶补偿电路、基极电流补偿电路、PTAT电流产生电路、CTAT电流产生电路和带隙基准核心电路，任意两个电路均相互连接；该CTAT电流产生电路，连接于所述高阶补偿电路，用于产生CTAT电流供给所述高阶补偿电路；该高阶补偿电路，包括高阶修调电路，连接于PTAT电流产生电路，可通过4bit校准码修调PTAT电流中高阶分量的权重；该基极电流补偿电路，连接每个三极管，用于拷贝三极管基极电流补偿每个三极管的基极电流引入的非线性；该PTAT电流产生电路，用于产生包含高阶分量的PTAT电流；该带隙基准核心电路，包括一阶修调电路，可通过8bit校准码在高低温下修调产生较低温漂的带隙基准电压。在高低温下修调产生较低温漂的带隙基准电压。在高低温下修调产生较低温漂的带隙基准电压。

【技术实现步骤摘要】
一种具有基极补偿和高阶补偿的低温漂带隙基准电路


[0001]本专利技术涉及半导体领域，尤其涉及一种具有基极补偿和高阶补偿的低温漂带隙基准电路。

技术介绍

[0002]带隙基准电路通常作为模拟或混合集成电路中的一个模块，用于提供稳定的基准电压，该基准电压可以避免受三极管加工工艺、电源电压和温度变化的影响。
[0003]传统带隙基准电路采用一个与温度成正相关的电压和一个与温度成负相关的电压之和，使二者温度系数相互抵消，从而得到与温度无关的基准电压。然而，由于三级管中基极发射极电压V
BE
的温度曲率和基极发射极电流I
BE
的存在，使得传统带隙基准电路的两个电压不能完全相互抵消，即传统带隙基准电路往往表现出有限的温度特性，从而导致传统带隙基准电路存在温漂较高、精度较低、稳定性较差的问题。

技术实现思路

[0004]本专利技术实施例提供一种具有基极补偿和高阶补偿的低温漂带隙基准电路，以解决传统带隙基准电路存在温漂较高、精度较低、稳定性较差的问题。
[0005]为了解决上述技术问题，本专利技术实施例是这样实现的：
[0006]本专利技术实施例提供了一种具有基极补偿和高阶补偿的低温漂带隙基准电路，该低温漂带隙基准电路包括：高阶补偿电路、基极电流补偿电路、PTAT电流产生电路、CTAT电流产生电路和带隙基准核心电路，任意两个电路均相互连接。该CTAT电流产生电路，连接于所述高阶补偿电路，用于产生CTAT电流供给所述高阶补偿电路。该高阶补偿电路，包括高阶修调电路，连接于PTAT电流产生电路，可通过4bit校准码修调PTAT电流中高阶分量的权重。该基极电流补偿电路，连接每个三极管用于拷贝三极管基极电流补偿每个三极管的基极电流引入的非线性。该PTAT电流产生电路，用于产生包含高阶分量的PTAT电流。该带隙基准核心电路，包括一阶修调电路，可通过8bit校准码在高低温下修调产生较低温漂的带隙基准电压。
[0007]可选的，高阶补偿电路包括：PNP型第一三极管Q1、PNP型第二三极管Q2，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3，以及高阶修调电路；高阶修调电路包括：高阶修调电路的IL端、高阶修调电路的IR端、高阶修调电路的GND端三个端口。第一三级管Q1的发射极与第三三极管Q3的基极、第一PMOS管MP1的漏极、第二PMOS管MP2的漏极、高阶修调电路的IL端相连；第二三级管Q2的发射极与第四三极管Q4的基极、第三PMOS管MP3、第四PMOS管MP4的漏极、高阶修调电路的IR端相连。第一三极管Q1的基极和集电极、第二三极管Q2的基极和集电极与GND相连；第一PMOS管MP1的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；第二PMOS管MP2、第三PMOS管MP3的栅极互连，并与第十二PMOS管MP12的栅极相连；第一PMOS管MP1的源极、第二PMOS管MP2的源极和第一PMOS管MP3的源极与电源端VDD相连；高阶修调电路的GND端与GND相连。
[0008]可选的，基极电流补偿电路包括：PNP型第六三极管Q6、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第三NMOS管MN3、第四NMOS管MN4。第六三极管Q6的发射极与第十三PMOS管MP13的漏极、第十四PMOS管MP14的漏极相连；第六三极管Q6的集电极与GND相连；第三NMOS管MN3的栅极和源极互连，并且与第四NMOS管MN4的栅极、第六三极管Q6的基极相连；第十三PMOS管MP13的栅极与第五PMOS管MP5、第六PMOS管MP6的栅极相连；第十五PMOS管MP15的栅极与漏极互连，并与第四PMOS管MP4的栅极、第七PMOS管MP7的栅极、第十四PMOS管MP14的栅极、第四NMOS管MN4的漏极相连；第十三PMOS管MP13的源极、第十四PMOS管MP14的源极、第十五PMOS管MP15的源极与电源端VDD相连；第三NMOS管MN3、第四NMOS管MN4的源极与GND相连。
[0009]可选的，PTAT电流产生电路包括：PNP型第三三极管Q3、PNP型第四三极管Q4、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一电阻R1，以及运算放大器A1；运算放大器A1包括：运算放大器A1的正输入端、运算放大器A1的负输入端和运算放大器A1的输出端。第三三极管Q3的发射极与第四PMOS管MP4的漏极、第五PMOS管MP5的漏极、运算放大器A1的负输入端相连；第三三极管Q3的基极与第一三极管Q1的发射极相连；第四三极管Q4的发射极与第一电阻R1的一端相连；第四三极管Q4的基极与第二三极管Q2的发射极相连；第三三极管Q3的集电极、第四三极管Q4的集电极均与GND相连。第四PMOS管MP4的栅极和第七PMOS管MP7的栅极互连，并与第十五PMOS管MP15的栅极相连；第五PMOS管MP5的栅极、第六PMOS管MP6的栅极和运算放大器A1的输出端互连，并与第一PMOS管MP1的栅极、第八PMOS管MP8的栅极、第九PMOS管MP9的栅极、第十一PMOS管MP11的栅极、第十三PMOS管MP13的栅极相连；第六PMOS管MP6的漏极、第七PMOS管MP7的漏极相连，并与运算放大器A1的正输入端、第一电阻R1的另一端相连；第三三极管Q3的集电极、第四PMOS管Q4的集电极与GND相连。第四PMOS管MP4的源极、第五PMOS管MP5的源极、第六PMOS管MP6的源极、第七PMOS管MP7的源极与电源端VDD相连。
[0010]可选的，CTAT电流产生电路包括：第十一PMOS管MP11、第十二PMOS管MP12，第一NMOS管MN1、第二NMOS管MN2，第三电阻R3。第一NMOS管MN1的栅极与漏极互连，并且与第二NMOS管MN2的栅极、第十一PMOS管MP11的漏极相连；第一NMOS管MN1的源极与第五三极管Q5的发射极、第十PMOS管MP10的漏极相连；第十二PMOS管MP12的栅极与漏极互连，并且与第二NMOS管MN2的漏极相连；第二NMOS管MN2的源极与第三电阻R3的一端相连，第三电阻R3的另一端与GND相连；第十一PMOS管MP11的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；第十一PMOS管MP11的源极、第十二PMOS管MP12的源极与VDD相连。
[0011]可选的，带隙基准核心电路包括：PNP型第五三极管Q5、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第二电阻R2、一阶修调电路；一阶修调电路包括：一阶修调电路的IR端、一阶修调电路的IL端和一阶修调电路的IBP端三个端口。第五三极管Q5的发射极与第十PMOS管MP10的漏极、第一NMOS管MN1的源极、第二电阻R2的一端相连；第五三极管Q5的基极和集电极与GND相连；第二电阻R2的另一端与第九PMOS管MP9的漏极、一阶修调电路的IR端相连；一阶修调电路的IL端与GND相连，一阶修调电路的IBP本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有基极补偿和高阶补偿的低温漂带隙基准电路，其特征在于，所述低温漂带隙基准电路包括：高阶补偿电路、基极电流补偿电路、PTAT电流产生电路、CTAT电流产生电路和带隙基准核心电路，任意两个电路均相互连接；所述CTAT电流产生电路，连接于所述高阶补偿电路，用于产生CTAT电流供给所述高阶补偿电路；所述高阶补偿电路，包括高阶修调电路，连接于所述PTAT电流产生电路，可通过4bit校准码修调PTAT电流中高阶分量的权重；所述基极电流补偿电路，连接每个三极管，用于拷贝三极管基极电流补偿所述每个三极管的基极电流引入的非线性；所述PTAT电流产生电路，用于产生包含高阶分量的PTAT电流；所述带隙基准核心电路，包括一阶修调电路，可通过8bit校准码在高低温下修调产生较低温漂的带隙基准电压。2.根据权利要求1所述的低温漂带隙基准电路，其特征在于，所述高阶补偿电路包括：PNP型第一三极管Q1、PNP型第二三极管Q2，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3，以及所述高阶修调电路；所述高阶修调电路包括：高阶修调电路的IL端、高阶修调电路的IR端、高阶修调电路的GND端三个端口；所述第一三级管Q1的发射极与第三三极管Q3的基极、所述第一PMOS管MP1的漏极、所述第二PMOS管MP2的漏极、所述高阶修调电路的IL端相连；所述第二三级管Q2的发射极与第四三极管Q4的基极、所述第三PMOS管MP3、第四PMOS管MP4的漏极、所述高阶修调电路的IR端相连；所述第一三极管Q1的基极和集电极、所述第二三极管Q2的基极和集电极与GND相连；所述第一PMOS管MP1的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；所述第二PMOS管MP2、所述第三PMOS管MP3的栅极互连，并与第十二PMOS管MP12的栅极相连；所述第一PMOS管MP1的源极、所述第二PMOS管MP2的源极和所述第一PMOS管MP3的源极与电源端VDD相连；所述高阶修调电路的GND端与GND相连。3.根据权利要求1所述的低温漂带隙基准电路，其特征在于，所述基极电流补偿电路包括：PNP型第六三极管Q6、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第三NMOS管MN3、第四NMOS管MN4；所述第六三极管Q6的发射极与所述第十三PMOS管MP13的漏极、所述第十四PMOS管MP14的漏极相连；所述第六三极管Q6的集电极与GND相连；所述第三NMOS管MN3的栅极和源极互连，并且与所述第四NMOS管MN4的栅极、所述第六三极管Q6的基极相连；所述第十三PMOS管MP13的栅极与第五PMOS管MP5、第六PMOS管MP6的栅极相连；所述第十五PMOS管MP15的栅极与漏极互连，并与第四PMOS管MP4的栅极、第七PMOS管MP7的栅极、所述第十四PMOS管MP14的栅极、所述第四NMOS管MN4的漏极相连；所述第十三PMOS管MP13的源极、所述第十四PMOS管MP14的源极、所述第十五PMOS管MP15的源极与电源端VDD相连；所述第三NMOS管MN3、所述第四NMOS管MN4的源极与GND相连。4.根据权利要求1所述的低温漂带隙基准电路，其特征在于，所述PTAT电流产生电路包括：PNP型第三三极管Q3、PNP型第四三极管Q4、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一电阻R1，以及运算放大器A1；所述运算放大器A1包括：运算放大器
A1的正输入端、运算放大器A1的负输入端和运算放大器A1的输出端；所述第三三极管Q3的发射极与所述...

【专利技术属性】
技术研发人员：罗红瑞，孙权，焦子豪，陈阳，王玉伟，
申请(专利权)人：西安航天民芯科技有限公司，
类型：发明
国别省市：