本发明专利技术关于可降低易失性存储器的电能消耗的方法及其相关装置。其中该用以降低易失性存储器中的电能消耗的方法，包含有于一位线阵列发生字线至位线短路时，根据一漏电流控制讯号，关闭对应于该位线阵列的一位线电源管控元件；根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位线阵列与多个感知放大器之间的连结；根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位线阵列与多个感知放大器之间的连结；以及根据该读写控制讯号，提供电源给该多个感知放大器。
【技术实现步骤摘要】
本专利技术涉及一种用以降低一易失性存储器的电能消耗的方法及其相关装置，尤其是涉及一种可以大幅降低该易失性存储器操作于待机状态时漏电流水平的方法及其相关 装置。
技术介绍
在当今许多的电子产品中，低功率动态随机存取存储器(Low PowerDRAM)扮演着 很重要的角色。使用低功率动态随机存取存储器有许多好处，例如，电池的使用时间可以 大幅增加，可以节省使用成本，又可以保护自然资源等等。动态随机存取存储器中的待机 电流(Standby Current)，是指动态随机存储器处于待机状态时所消耗的电流水平。依照 联合电子装置工程协会(Joint Electronic Device Engineering Council, JEDEC)所制 定的Idd6(待机状态直流电电流电平)标准中的规定，动态存储器于待机状态时所消耗的 电流水平，其上限值必须在500 A左右，如此低的待机电流使得设计低功率动态随机存储 器成为非常困难的挑战。在众多的设计问题中，如何降低字线至位线短路(Wordline to Bitline Short,简称为WL2BL Short)的影响是一个非常重要的项目。因为动态存储器的 制造过程中，动态随机存储器若含有字线与位线短路的缺陷，动态存储器于待机状态所消 耗的电流将大幅增加。 字线至位线短路缺陷导致待机电流过大，其与动态存储器的结构与存储器存 取(Memory Access)功能有着密切的关连性。这些功能包括存储器数据更新(Memory Refresh)、存储器数据读取(Memory Read)以及存储器数据写入(Memory Write)等动作， 这些动作可以分别由存储器数据更新命令(Memory Refresh Command)、存储器数据读取 命令(Memory Read Command)以及存储器数据写入命令(Memory Write Command)执行。 执行这些命令，首先是某一个字线(Wordline)被选取，也就是这个字线的电压先被提升到 高电压，这个高电压是由存储器装置中的电荷泵电路(Charge Pump Circuit)所产生。所 有相对于这字线的存储器单元(Memory Cell)中的数据晶体管(Data Transistor)同时 被导通。也使得所有被字线的高电平电压所导通的存储器单元电容中的电荷得以传输到 各自所属的位线(Bitline)上。请参考图l，图1为一动态存储器位线阵列结构(Bitline Array Structure) 10的示意图。动态存储器位线阵列结构10包含有一第一位线阵列结 构100、一感知放大器(Sense Amplifier) 102、一第二位线阵列结构104、一第一位线平衡 电路(Bitline Equalizing Circuit) 106、一第二位线平衡电路108、一感知节点致能电路 (Sense Node Activation Circuit) 110、一第一复用器112 (Multiplexer)、一第二复用器 114以及位线电源管控元件MEQ1、 MEQ2。第一和第二位线平衡电路106、 108分别与位线电 源管控元件(Bitline Voltage Provider)MEQ1 、 MEQ2相连接，用来提供平衡电压给位线阵 列100U04的位线电路。VEQLG是动态存储器的一个全域讯号(GlobalSignal)，用来控制 电源管控元件，当VEQLG处于高电压时，位线平衡电压VBLEQ即被用来提供平衡电压给动态 存储器的每一条位线。为了清楚解释位线阵列与感知放大器的运作原理，请参考图2。4 图2是根据图1的位线阵列结构的一建构示意图。其中，为清楚解释位线阵列结 构的操作原理，仅第一位线阵列100、感知放大器102、第一位线平衡电路106以及感知节点 致能电路110在图中提出，并予以特别说明。第一位线阵列100包含有一个作为范例的存 储器单元，其中包含晶体管M1以及电容C1。首先，位线阵列被充电至被称为位线平衡电压 (BitlineEqualizing Voltage) VBLEQ的中间电压值。每当字线的电压被拉升到高电平时， 存储器单元中的晶体管Ml被导通，电容Cl中的电荷在位线上产生一个小的电压差扰动。这 个小的电压扰动促使位线的电压略高于或者略低于平衡电压VBLEQ，而这个小的电压扰动 被感知放大器放大。感知放大器包含有一个N型锁存电路(N-latch)以及一个P型锁存电 路(P-latch)。其中，N型锁存电路包含有两个N型场效晶体管MN1、MN2， P型锁存电路包 含有两个P型场效晶体管MP1、MP2。感知放大器102被设计用来作为一个双稳定状态的存 储装置。从一开始，感知放大器102的初始状态为中间电压值VBLEQ，而其最终将根据位线 的电压，趋近于两个稳定状态的其中之一。感知放大器102的功能也受到感知节点致能电 路110的控制，感知节点致能电路IIO用来启动感知放大器102。感知节点致能电路110包 含有N型场效晶体管MAN1 MAN5以及P型场效晶体管MAP1。在电容Cl中的电荷开始在 位线100上产生小的电压扰动时，感知节点致能电路110被设计用来启动感知放大器102。 感知节点致能电路110帮助感知放大器102放大位线100上的电压扰动，并使感知放大器 迅速达到两个最终稳定状态的其中之一。当执行存储器数据更新命令时，感知放大器的最 终稳定状态将被重新写入原来的存储器单元的电容C1中。然后，字线的电压将回到低电压 电平(VNWL)，如此便算完成存储器数据更新命令。此外，存储器数据读取命令与存储器数据 更新命令的不同之处在于，存储器数据读取命令进一步将感知放大器的最终稳定状态，传 送到外部电路，而存储器数据写入命令则是利用外部电压，强制改变感知放大器102以及 电容C1的状态。 请参考图3，图3是根据已知技术中位线阵列发生字线至位线短路的结构示意图。 字线至位线短路是指一个字线和一个位线阵列之间呈现有限值的电阻(理想状况电阻值 应为无穷大)，这种短路现象归因于存储器的生产过程发生的局部失误，导致字线的多晶硅 与位线之间的边墙隔离区(SidewallSpacer)呈现电阻值相对较小，因而导致可以导通微 小的漏电流。因为有字线至位线短路所引起的漏电流，动态存储器的操作功率因而增加。 依照实验结果显示，当动态存储器在待机状态操作时，字线至位线短路引发的漏 电流将由电压VBLEQ(位线平衡电压)导引到电压VNWL(字线关闭状态电压)。请参考图 4A至图4C，图4A至图4C是根据已知技术发生字线至位线短路时，以虚线表示漏电流由电 压VBLEQ导引到电压V丽L的路径图，其中 路径l，经由对应于发生字线至位线短路的第一位线阵列100的第一位线平衡电 路106，由其中的电源管控元件MEQ1，流通到电压V丽L(字线关闭状态电压)电源端； 路径2，经由感知节点致能电路IIO，经过感知放大器102中的N型锁存电路 (N-latch)所包含的场效晶体管丽l、丽2，流通到电压V丽L(字线关闭状态电压)电源端； 以及 路径3，经由感知节点致能电路IIO，经过感知放大器102中的P型锁存电路 (P-latch)所包含的本文档来自技高网...
【技术保护点】
一种用以降低易失性存储器的电能消耗的方法，包含有：于一位线阵列发生字线至位线短路时，根据一漏电流控制讯号，关闭对应于该位线阵列的一位线电源管控元件；根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位线阵列与多个感知放大器之间的连结；根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位线阵列与多个感知放大器之间的连结；以及根据该读写控制讯号，提供电源给该多个感知放大器。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：裴睿其，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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