可降低易失性存储器的电能消耗的方法及其相关装置制造方法及图纸

本发明专利技术关于可降低易失性存储器的电能消耗的方法及其相关装置。其中该用以降低易失性存储器中的电能消耗的方法，包含有于一位线阵列发生字线至位线短路时，根据一漏电流控制讯号，关闭对应于该位线阵列的一位线电源管控元件；根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位线阵列与多个感知放大器之间的连结；根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位线阵列与多个感知放大器之间的连结；以及根据该读写控制讯号，提供电源给该多个感知放大器。

【技术实现步骤摘要】

本专利技术涉及一种用以降低一易失性存储器的电能消耗的方法及其相关装置，尤其是涉及一种可以大幅降低该易失性存储器操作于待机状态时漏电流水平的方法及其相关 装置。
技术介绍
在当今许多的电子产品中，低功率动态随机存取存储器(Low PowerDRAM)扮演着 很重要的角色。使用低功率动态随机存取存储器有许多好处，例如，电池的使用时间可以 大幅增加，可以节省使用成本，又可以保护自然资源等等。动态随机存取存储器中的待机 电流(Standby Current)，是指动态随机存储器处于待机状态时所消耗的电流水平。依照 联合电子装置工程协会(Joint Electronic Device Engineering Council, JEDEC)所制 定的Idd6(待机状态直流电电流电平)标准中的规定，动态存储器于待机状态时所消耗的 电流水平，其上限值必须在500 A左右，如此低的待机电流使得设计低功率动态随机存储 器成为非常困难的挑战。在众多的设计问题中，如何降低字线至位线短路(Wordline to Bitline Short,简称为WL2BL Short)的影响是一个非常重要的项目。因为动态存本文档来自技高网...

【技术保护点】
一种用以降低易失性存储器的电能消耗的方法，包含有：于一位线阵列发生字线至位线短路时，根据一漏电流控制讯号，关闭对应于该位线阵列的一位线电源管控元件；根据一读写控制讯号，控制对应于该位线电源管控元件的多个第一位线阵列与多个感知放大器之间的连结；根据该读写控制讯号，控制对应于该多个第一位线阵列的多个第二位线阵列与多个感知放大器之间的连结；以及根据该读写控制讯号，提供电源给该多个感知放大器。

【技术特征摘要】
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【专利技术属性】
技术研发人员：裴睿其，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]