具有改进的功率性能面积和可测试性设计的三模冗余触发器制造技术

一种TMR触发器(300)，包括一组主门锁存电路(320、340)，该一组主门锁存电路包括用以接收第一数字信号(D)的第一组输入端和接收时钟(CLK)的第二组输入端；以及表决电路(330)，包括耦合到该一组主门锁存电路的一组输出端的一组输入端，以及基于第一数字信号生成第二数字信号的输出端。字信号的输出端。字信号的输出端。

【技术实现步骤摘要】
【国外来华专利技术】具有改进的功率性能面积和可测试性设计的三模冗余触发器
[0001]相关申请的交叉引用
[0002]本专利申请要求2020年10月7日在美国专利商标局提交的未决非临时申请第17/065,382号的优先权和权益，该申请的全部内容并入本文，就如同其全文且就所有适用目的而言在下文中完全阐述一样。


[0003]本公开的方面总体上涉及数据触发器，并且具体而言，涉及具有改进的功率性能区域(PPA)属性和可测试性设计(DFT)能力的三模冗余触发器。

技术介绍

[0004]数据触发器被用在计算电路中，以通过各种子电路和组合逻辑顺序递送数据。在顺序传送期间由触发器保留的数据可受到噪声(诸如地面辐射)的影响。例如，指向触发器节点的地面辐射可以使触发器无意中改变状态或翻转(例如，从逻辑一(1)到逻辑零(0)，或者反之亦然)。这有时被称为单事件扰乱(SEU)。如果在诸如汽车或航空电子系统的安全相关系统中采用这类触发器，则一个或多个触发器(例如，一个或多个SEU)的状态的意外变化的后果可严重危及依赖这类系统的人的安全。
专利技术内容
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：一组主门锁存电路，分别包括第一组输入端和第二组输入端，所述第一组输入端用以接收第一数字信号，并且所述第二组输入端用以接收时钟；以及表决逻辑电路，包括输出端以及一组输入端，所述一组输入端分别耦合到所述一组主门锁存电路的一组输出端，并且所述输出端基于所述第一数字信号生成第二数字信号。2.根据权利要求1所述的装置，其中所述主门锁存电路中的每个主门锁存电路包括：主钟控门，包括所述第一组输入端中的对应的输入端和所述第二组输入端中的对应的输入端；以及主锁存器，包括耦合到所述主钟控门的输出端的对应的第一节点，以及所述第二组输入端中的所述对应的输入端，其中所述第一节点用作所对应的所述主门锁存电路的、所述一组输出端中的对应的输出端。3.根据权利要求2所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述主钟控门包括：第一场效应晶体管(FET)，包括用以接收复位信号的栅极；第二FET，包括用以接收所述第一数字信号的栅极；第三FET，包括用以接收所述非互补时钟的栅极；第四FET，包括用以接收所述互补时钟的栅极；以及第五FET，包括用以接收所述第一数字信号的栅极，其中所述第一FET、所述第二FET、所述第三FET、所述第四FET和所述第五FET被串联耦合在第一电压轨与第二电压轨之间，并且其中所述主钟控门的所述输出端在所述第三FET与所述第四FET之间的节点处。4.根据权利要求2所述的装置，其中所述主锁存器包括：非钟控反相器，包括耦合到所述第一节点的输入端和耦合到第二节点的输出端；以及钟控反相器，包括耦合到所述第二节点的输入端和耦合到所述第一节点的输出端。5.根据权利要求4所述的装置，其中所述非钟控反相器包括：第一场效应晶体管(FET)，包括耦合到所述第一节点的栅极和耦合到所述第二节点的漏极；以及第二FET，包括耦合到所述第一节点的栅极和耦合到所述第二节点的漏极，其中所述第一FET和所述第二FET被串联耦合在第一电压轨与第二电压轨之间。6.根据权利要求5所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述钟控反相器包括：第三FET，包括耦合到所述第二节点的栅极；第四FET，包括用以接收所述互补时钟的栅极；第五FET，包括用以接收所述非互补时钟的栅极；以及第六FET，包括耦合到所述第二节点的栅极，其中所述第三FET和所述第四FET被串联耦合在所述第一电压轨与所述第一节点之间，并且所述第五FET和所述第六FET被串联耦合在所述第一节点与所述第二电压轨之间。7.根据权利要求6所述的装置，其中所述第三FET、所述第四FET、所述第五FET和所述第六FET中的每个FET被配置有第一有效沟道宽长比(W/L)，并且其中所述第一FET和所述第二FET中的每个FET被配置有不同于所述第一W/L的第二有效W/L。
8.根据权利要求7所述的装置，其中所述第一有效W/L基本上是所述第二有效W/L的两倍。9.根据权利要求6所述的装置，其中所述钟控反相器进一步包括耦合在所述第一电压轨与所述第三FET之间的第七FET，其中所述第七FET包括用以接收复位信号的栅极。10.根据权利要求4所述的装置，其中所述主锁存器进一步包括耦合在所述第一节点与电压轨之间的场效应晶体管(FET)，其中所述FET包括用以接收复位信号的栅极。11.根据权利要求4所述的装置，其中所述主锁存器进一步包括：第一负反馈电路，包括耦合到所述第二节点的输入端和耦合到所述第一节点的输出端；以及第二负反馈电路，包括耦合到所述第一节点的输入端和耦合到所述第二节点的输出端。12.根据权利要求11所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述第一负反馈电路包括：第一场效应晶体管(FET)，包括耦合到所述第二节点的栅极；第二FET，包括用以接收所述互补时钟的栅极；第三FET，包括用以接收所述非互补时钟的栅极；以及第四FET，包括耦合到所述第二节点的栅极，其中所述第一FET和所述第二FET被串联耦合在第一电压轨与所述第一节点之间，其中所述第三FET和所述第四FET被串联耦合在所述第一节点与第二电压轨之间。13.根据权利要求11所述的装置，其中所述第二负反馈电路包括：第一场效应晶体管(FET)，耦合在第一电压轨与所述第二节点之间，其中所述第一FET包括耦合到所述第一节点的栅极；以及第二FET，耦合在所述第二节点与第二电压轨之间，其中所述第二FET包括耦合到所述第一节点的栅极。14.根据权利要求1所述的装置，其中所述表决逻辑电路包括：第一场效应晶体管(FET)，包括耦合到所述一组主门锁存电路的所述一组输出端中的第一输出端的栅极；第二FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的第二输出端的栅极，其中所述第一FET和所述第二FET被串联耦合在第一电压轨与第一节点之间；第三FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的第三输出端的栅极，其中所述第三FET耦合在所述第一电压轨与第二节点之间，所述第二节点在所述第一FET与所述第二FET之间；第四FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的所述第三输出端的栅极；第五FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的所述第一输出端的栅极，其中所述第四FET和所述第五FET耦合在所述第一电压轨与所述第一节点之间；第六FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的所述第二输出端的栅极；第七FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的所述第一输出端
的栅极，其中所述第六FET和所述第七FET被串联耦合在所述第一节点与第二电压轨之间；第八FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的所述第三输出端的栅极，其中所述第八FET耦合在第三节点与所述第二电压轨之间，所述第三节点在所述第七FET与所述第八FET之间；第九FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的所述第一输出端的栅极；第十FET，包括耦合到所述一组主门锁存电路的所述一组输出端中的所述第三输出端的栅极，其中所述第九FET和所述第十FET被耦合在所述第一节点与所述第二电压轨之间；以及反相器，包括耦合到所述第一节点的输入端以及用作所述表决逻辑电路的所述输出端的输出端。15.根据权利要求1所述的装置，进一步包括从锁存器，所述从锁存器包括耦合到所述表决逻辑电路的所述输出端的第一节点以及用以接收所述时钟的输入端。16.根据权利要求15所述的装置，其中所述从锁存器包括：非钟控反相器，包括耦合到所述第一节点的输入端和耦合到第二节点的输出端；以及钟控反相器，包括耦合到所述第二节点的输入端和耦合到所述第一节点的输出端。17.根据权利要求16所述的装置，其中所述非钟控反相器包括：第一场效应晶体管(FET)，包括耦合到所述第一节点的栅极和耦合到所述第二节点的漏极；以及第二FET，包括耦合到所述第一节点的栅极和耦合到所述第二节点的漏极，其中所述第一FET和所述第二FET被串联耦合在第一电压轨与第二电压轨之间。18.根据权利要求17所述的装置，其中所述时钟包括非互补时钟和互补时钟，并且其中所述钟控反相器包括：第三FET，包括耦合到所述第二节点的栅极；第四FET，包括用以接收所述非互补时钟的栅极；第五FET，包括用以接收所述互补时钟的栅极；以及第六FET，包括耦合到所述第二节点的栅极，其中所述第三FET和所述第四FET被串联耦合在所述第一电压轨与所述第一节点之间，其中所述第五FET和所述第六FET被串联耦合在所述第一节点与所述第二电压轨之间。19.根据权利要求18所述的装置，其中所述...

【专利技术属性】
技术研发人员：H，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：