一种集成神经网络模型的SiP微系统芯片技术方案

本发明专利技术提供了一种集成神经网络模型的SiP微系统芯片，包括处理器裸芯片、存储器裸芯片，采用SiP工艺封装为单一芯片。所述处理器裸芯片包括处理器端、逻辑FPGA端，所述处理器端运行主控制流程对图像数据进行调度，所述逻辑FPGA端集成有识别并处理图像数据的轻量化神经网络模型。所述轻量化神经网络模型包括输入层、4个卷积层、2个池化层、输出层，且所述内无全连接层。本发明专利技术设计的SiP微系统芯片，体积仅为30mm

【技术实现步骤摘要】
一种集成神经网络模型的SiP微系统芯片


[0001]本专利技术涉及微电子芯片与人工智能
，具体为一种集成神经网络模型的SiP微系统芯片。

技术介绍

[0002]目前人工智能深度学习一般分为训练和推断两个阶段，训练阶段可以采用GPU芯片或CPU芯片来实现，推断阶段采用具有更高优势的FPGA芯片实现，特别是在体积、功耗、实时和性能等多目标约束方面有优势。但是由于GPU芯片具有功耗大、实时性不足等缺点，采用GPU芯片、CPU芯片、FPGA芯片设计的系统电路具有体积较大及电路复杂的问题。

技术实现思路

[0003]为了降低系统电路的体积，降低电路复杂性，本专利技术设计了一种集成神经网络模型的SiP微系统芯片。
[0004]实现专利技术目的的技术方案如下：一种集成神经网络模型的SiP微系统芯片，包括处理器裸芯片、存储器裸芯片，所述处理器裸芯片所述存储器裸芯片采用SiP工艺封装为单一芯片。
[0005]其中，所述处理器裸芯片包括处理器端、逻辑FPGA端，所述处理器端运行主控制流程对图像数据进行调度，所述逻辑FPGA端集成有识别并处理图像数据的轻量化神经网络模型。
[0006]所述轻量化神经网络模型包括输入层、4个卷积层、2个池化层、输出层，且所述内无全连接层。
[0007]进一步地，所述处理器裸芯片为Zynq芯片，所述存储器裸芯片包括Flash裸芯片、DDR3裸芯片。
[0008]进一步地，上述神经网络模型为微小神经网络Micro＿VGGNet。
[0009]更进一步地，上述微小神经网络Micro＿VGGNet包括8层，第一层为所述输入层，第八层为所述输出层，第三层和第五层为所述池化层，其余层为所述卷积层，且所述输出层内使用Relu激活函数。
[0010]进一步地，上述神经网络模型采用LeNet、VGG、SDD、YOLO中任意一种深度学习算法识别并处理图像数据。
[0011]进一步地，上述轻量化神经网络模型内还包括Dropout层。
[0012]与现有技术相比，本专利技术的有益效果是：本专利技术基于SiP微系统封装技术和基于FPGA的CNN模型优化技术设计SiP微系统芯片，SiP芯片微系统芯片实现了物理上的集成。本次实现的芯片体积仅为30mm
×
30mm
×
1.2mm，在100MHz工作频率下，图像处理速度可达到20.65FPS，功耗仅为2.1W，为AI微集成技术提供了一种设计思路。
[0013]同时，而优化后的轻量化神经网络模型，如Micro＿VGGNet模型，一方面只有8层，结构简洁有利于FPGA实现；另一方面使用小的卷积核和小的池化滤波器，且将全连接层转
换为卷积层，方便实现和复用。
附图说明
[0014]为了更清楚地说明本专利技术实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。
[0015]图1为具体实施方式中集成神经网络模型的SiP微系统芯片的架构图。
[0016]图2为轻量化神经网络模型Micro＿VGGNet的结构图。
具体实施方式
[0017]下面结合具体实施例来进一步描述本专利技术，本专利技术的优点和特点将会随着描述而更为清楚。但这些实施例仅是范例性的，并不对本专利技术的范围构成任何限制。本领域技术人员应该理解的是，在不偏离本专利技术的精神和范围下可以对本专利技术技术方案的细节和形式进行修改或替换，但这些修改和替换均落入本专利技术的保护范围内。
[0018]本具体实施方式设计了一种集成神经网络模型的SiP微系统芯片，其是在面向一定的图像识别应用需求，以及体积、功耗、性能多方面约束的情况下，对传统卷积神经网络进行轻量化设计后构建形成的智能微系统。
[0019]在本具体实施方式中，参见图1所示，SiP微系统芯片包括处理器裸芯片、存储器裸芯片。
[0020]其中，所述处理器裸芯片包括处理器端、逻辑FPGA端。所述处理器端运行主控制流程对图像数据进行调度。所述逻辑FPGA端集成有识别并处理图像数据的轻量化神经网络模型，包括输入层、4个卷积层、2个池化层、输出层，且所述内无全连接层。存储器裸芯片用于存储运算过程中的图像数据及运算程序。
[0021]可选的，所述处理器裸芯片为Zynq芯片，所述存储器裸芯片包括Flash裸芯片、DDR3裸芯片，其中DDR3裸芯片存储处理运算过程中的图像数据；Flash裸芯片存运算程序。
[0022]本具体实施方式中，上述集成神经网络模型的SiP微系统芯片的设计方法为：
[0023]首先，选取集成SiP微系统芯片的处理器裸芯片和存储器裸芯片。选取的处理器裸芯片中，至少包括最小系统组件：处理器、FPGA，可以优先选择ARM架构与FPGA可编程一体的Zynq系列裸芯。FPGA内集成有进行轻量化设计的轻量化神经网络模型(即CNN模型)。
[0024]采用基于SiP工艺技术将：处理器、FPGA、存储器三者进行集成封装并测试后，完成SiP微系统芯片设计与实现。具体的，根据功耗、性能和应用(手写体数字识别)需求，本具体实施方式中择优选择Zynq系列的XC7Z010芯片，该芯片采用塑封BGA封装工艺。
[0025]其次，选取CNN模型并对其进行轻量化设计：
[0026]CNN模型可以选择通用的LeNet、VGG、SDD和YOLO等深度学习算法模型。本具体实施方式以Micro＿VGGNet模型为例，通过将Micro＿VGGNet模型优化为微小神经网络Micro＿VGGNet对模型轻量化设计进行说明。
[0027]通用的Micro＿VGGNet模型，全网络使用了3
×
3卷积核和2
×
2最大池化尺寸，该模型结构有8层，第一层为输入层，为手写数字图像数据的输入，采用MNIST数据集。第2、4层为卷积层，采用3
×
3的卷积核，步长为1，扩充值为1，采用same卷积；第3、5层为池化层，步长为2，采用最大池化；第6、7层为全连接层，同样使用卷积运算，卷积核7
×
7，步长为1，扩充值为
0，采用valid卷积。最后一层为输出层，输出结果为10种，使用Softmax函数，实现10个分类。通常为了降低过拟合，还是在输出层的前一层还加入了Dropout层。
[0028]本具体实施方式中，参见图2所示，将第6、7层的全连接层转化为卷积运算处理形成微小神经网络Micro＿VGGNet，同时输出层使用Relu激活函数。改进后，微小神经网络Micro＿VGGNet还是具有8层，其中，第一层为所述输入层，第八层为所述输出层，第三层和第五层为所述池化层，其余层为所述卷积层。
[0029]本具体实施方式设计的SiP微系统芯片，将SIP微系统集成封装技术与卷积神经网络相结合，构建深度学习CNN微系统。CNN微系统中有XC7Z010芯片和DDR3、Flash存储器等集成封装，减小了体积和功耗。且使用的网络模型进行轻量化优化，在SIP芯片的FP本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成神经网络模型的SiP微系统芯片，包括处理器裸芯片、存储器裸芯片，所述处理器裸芯片所述存储器裸芯片采用SiP工艺封装为单一芯片，其特征在于，所述处理器裸芯片包括处理器端、逻辑FPGA端，所述处理器端运行主控制流程对图像数据进行调度，所述逻辑FPGA端集成有识别并处理图像数据的轻量化神经网络模型；所述轻量化神经网络模型包括输入层、4个卷积层、2个池化层、输出层，且所述内无全连接层。2.根据权利要求1所述的集成神经网络模型的SiP微系统芯片，其特征在于：所述处理器裸芯片为Zynq芯片，所述存储器裸芯片包括Flash裸芯片、DDR3裸芯片。3.根据权利要求1所述的集成神经网络模型的SiP微系统芯片，其特征在...

【专利技术属性】
技术研发人员：吕浩，景德胜，刘小剑，李晓蕊，楚要钦，高欣宇，
申请(专利权)人：中国航空工业集团公司西安航空计算技术研究所，
类型：发明
国别省市：