一种位平面编码器的VLSI系统架构技术方案

本发明专利技术公开了一种位平面编码器的ＶＬＳＩ系统架构。它包括总控制器、通道归属判决器、寄存器控制器、寄存器组、各通道编码模块以及编码原语等模块。本发明专利技术采用组合电路的形式来实现编码原语操作，以提高上下文判决对的产生速度；直接在清除通道模块中控制实现游程编码逻辑，简化了电路结构；在各通道扫描时采用基于列处理的系数跳跃方法，使得浪费在扫描过程中的时钟周期大为减少，很好的改善了编码速度。

【技术实现步骤摘要】

本专利技术属于VLSI设计
，涉及一种位平面编码器的VLSI系统架构。
技术介绍
JPEG2000是联合图像专家小组提出的新一代静态图像压缩标准。由于采用了许多创新性的技术，该标准具有一系列优良特性高压縮率；PSNR渐进性；码流随机访问；感兴趣区域编码；同时支持有损压縮和无损压缩等。与己有的JPEG标准相比，JPEG2000采用了离散小 波变换(Discrete Wavelet Transfort, DWT)作为其核心变换算法，优化截断的嵌入式分块编 码(Embeded Block Coding with Op tiraized Truncation, EBCOT)作为核心编码算法，在编 码效率和复原图像质量上均远优于JPEG等传统算法，必将在静止图像压缩领域占据主导地 位。但是新算法的采用也造成了系统复杂度剧增，特别是EBCOT编码算法采用位平面编码模 式，分为三个编码通道对各位平面扫描，使得编码变得更复杂。这也是JPEG2000迟迟没有代 替JPEG技术的重要原因之一。JPEG2000中位平面编码是一种运算量很大的编码算法，在整 个JPEG2000编码运算量中占有很大的比例，其实现性能的好坏将直接影响JPEG2000的性能， 因此研宄位平面编码的高效硬件实现具有重要的应用价值。目前己提出的加速方案都多少存 在不足。编码通道并行编码的方法使得在扫描过程中没有时钟被浪费，但是这类方法不遵从 JPEG2000标准的默认模式，需要利用JPEG2000标准提供的"CAUSAL"、 "RESET"和"RESTART" 模式组合来消除条带间的因果关系带来的影响。三个编码通道数据相关性较强，使得编码通 道的并行编码变得困难。而位平面并行处理的方法同时处理多个位平面，虽然提高了位平面 编码的速度，但需要的状态存储器容量太大，增加的硬件开销太多，并不适合用在便携的嵌 入式系统(如数码相机、移动设备)。
技术实现思路
本专利技术的目的在于解决现有位平面编码硬件加速方案中的不足点，提供了一种结构简单， 运算速度快，可有效提高系统的运行效率等优点的基于列处理的系数跳跃式位平面编码器的 VLSI系统架构。为实现上述目的，本专利技术采用如下技术方案一种位平面编码器的VLSI系统架构，它包括总控制器，总控制器与寄存器控制器和通道 归属判决器连接；寄存控制器与寄存器组连接，寄存器组与存储器组连接；通道归属判决器 则与三组编码通道模块连接，三组编码通道模块则与编妈原语组合电路连接；整个位平面编 码器的操作由寄存器控制器和总控制器控制；寄存器控制器负责控制寄存器组与存储器组间 的通信，并产生存储器组读写的地址和移位操作指令；总控制器根据通道归属判决器的探测 结果选择需要被编码的系数位，并控制编码原语组合电路编码生成系数位的上下文判决对； 当寄存器组中的相关信息已经准备好，寄存器控制器送一个准备好信号给总控制器，当一列 被编码完后，总控制器送一个列处理完信号给寄存器控制器，寄存器控制器控制寄存器组移 位及读入新的数据；寄存器控制器中还有计数器记录已编码列数，当一个编码通道编码完成， 寄存器控制器给总控制器发送一个编码通道结束信号，告诉总控制器开始下一个编码通道的 编码；编码原语是位平面编码中的核心单元，它们生成最终的上下文判决对；编码原语组合 电路包括零编码电路、符号编码电路以及幅度细化编码电路，这三者由各编码通道模块调用； 游程编码不使用独立的单元，在相应的通道模块中实现，从而简化电路结构。所述存储器组包括重要性状态存储器、符号存储器、幅度存储器、己访问状态存储器和 己细化状态存储器，它们均与寄存器组连接，同时符号存储器和幅度存储器还接收离散小波 变换DWT数据。所述三组编码通道模块分别为重要性传播通道编码器、幅度细化通道编码器和清除通道编码器，在每个编码通道模块中，都要扫描判断当前位是否属于当前的编码通道，只有满足 当前编码通道编码条件的比特位才被编码，并产生一个上下文CX和数据位D,输出给算术编 码器，而其余不满足条件的比特位则跳过。所述在各通道扫描时采用基于列处理的系数跳跃方法，每次从相应存储器中读取一个条 带列的系数位所需要的信息， 一列四个系数位同时扫描检测根据JPEG2000标准算法确定各自 被编码的编码通道，跳过不需要进行编码的系数位，使得浪费在扫描过程中的时钟周期大为 减少，很好的改善了编码速度。所述零编码组合电路包括-一个零编码的判决生成器，它根据当前系数位data得到零编码的判决D;第一加法器，它的输入端接收水平邻域重要性状态值hO和hl，输出端与小波系数的LL、 LH、 HL子带上下文产生规则的两组与逻辑电路连接；第二加法器，它的输入端接收垂直邻域重要性状态vO和vl，输出端与小波系数的LL、 LH、 HL子带上下文产生规则的两组与逻辑电路连接；第三加法器，它的输入端接收对角邻域重要性状态值dO、 dl、 d2和d3,输出端分别与 小波系数的LL、 LH、 HL子带上下文产生规则的两组与逻辑电路以及小波系数的HH子带上下 文产生规则的与逻辑电路连接；第四加法器，它的输入端分别接收水平邻域重要性状态值h0和hl以及垂直邻域重要性 状态vO和vl，输出端则与小波系数的HH子带上下文产生规则的与逻辑电路连接；子带类型选择器，它的输入端接收两位的子带类型信号sub一band(其中sub一band-OO 代表LL子带，sub_band=01代表LH子带，sub—band-lO代表HL子带，sub_band=ll代表HH子带)，根据接收fi号产生使能信号启动相应手带的上下文产生规则电路。上下文产生规则的与逻辑电路最终产生上下文CX;小波系数的LL、 LH、 HL子带上下文产生规则的两组与逻辑电路和小波系数的HH子带上 下文产生规则的与逻辑电路还同时接收子带类型选择器输出的选择信号作为电路的使能信 号。所述符号编码组合电路包括-一个被编码比特水平邻域的H贡献生成规则器，它的输入端接收水平邻域重要性状态值 h0和hl以及水平邻域系数的符号信息Sh0和Shl,输出同时与上下文产生规则器和异或位产 生规则器连接；一个被编码比特垂直邻域的V贡献生成规则器，它的输入端接收垂直邻域重要性状态值 vO和vl以及垂直邻域系数的符号信息svO和svl，输出同时与上下文产生规则器和异或位产 生规则器连接；上下文产生规则器输出上下文CX;异或位产生规则器输出异或位信息。符号编码的判决生成用一个二输入的多路选择器实现。异或位信息作为多路选择器的控 制信号，当前系数的符号位sigr^data及其取反后的值作为多路选择器的输入端。多路选择器 的输出端是判决D。异或位为0时，多路选择器的输出端D为sign一data的值，异或位为1时， 多路选择器的输出端D为sign_data取反后的值。所述幅度细化编码组合电i&包括一个或门，它的输入端分别与水平邻域重要性状态值hO和hl、垂直邻域重要性状态值 vO和vl、对角邻域重要性状态值dO、 dl、 Cl2和d3连接；输出端与两个与门连接；两个与门 还与是否第一次幅度细化编码first_mrc连接，两个与门分别输出上下文信号。一个幅度细化编码的判决生成器，它根据当前系数位data得到幅度细化编码的本文档来自技高网...

【技术保护点】
一种位平面编码器的ＶＬＳＩ系统架构，其特征是，它包括总控制器，总控制器与寄存器控制器和通道归属判决器连接；寄存控制器与寄存器组连接，寄存器组与存储器组连接；通道归属判决器则与三组编码通道模块连接，三组编码通道模块则与编码原语组合电路连接；整个位平面编码器的操作由寄存器控制器和总控制器控制；寄存器控制器负责控制寄存器组与存储器组间的通信，并产生存储器组读写的地址和移位操作指令；总控制器根据通道归属判决器的探测结果选择需要被编码的系数位，并控制编码原语组合电路编码生成系数位的上下文判决对；当寄存器组中的相关信息已经准备好，寄存器控制器送一个准备好信号给总控制器，当一列被编码完后，总控制器送一个列处理完信号给寄存器控制器，寄存器控制器控制寄存器组移位及读入新的数据；寄存器控制器中还有计数器记录已编码列数，当一个编码通道编码完成，寄存器控制器给总控制器发送一个编码通道结束信号，告诉总控制器开始下一个编码通道的编码；编码原语是位平面编码中的核心单元，它们生成最终的上下文判决对；编码原语组合电路包括零编码电路、符号编码电路以及幅度细化编码电路，这三者由各编码通道模块调用；游程编码不使用独立的电路单元，在相应的通道模块中实现，从而简化电路结构。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王洪君，孙红艳，刘速，栗华，李庆华，
申请(专利权)人：山东大学，
类型：发明
国别省市：88[中国|济南]