数字图像缩放处理方法及集成系统技术方案

本发明专利技术公开了一种数字图像缩放处理方法及集成系统，在上述方法中，根据图像的场缩放比例和行缩放比例，获取场缩放初始步长和行缩放初始步长；根据预设规则，对场缩放初始步长和行缩放初始步长进行累加，得到场缩放步长和行缩放步长；根据场缩放步长和行缩放步长获取场缩放加权系数和行缩放加权系数；根据场缩放加权系数对缓存的待缩放的视频数据进行场缩放，并根据行缩放加权系数对场缩放后的视频数据进行行缩放，输出缩放后的视频数？？据。根据本发明专利技术提供的技术方案，可以解决现有技术中图像制式转化集成电路实现复杂、缩放速度不高、可重用性差，难以集成及可靠性差等问题，可以降低运算的复杂度，简化硬件实现。

【技术实现步骤摘要】

本专利技术涉及移动通信
，尤其涉及一种数字图像处理方法及集成系统。
技术介绍
随着电视、计算机、手机等多种视频多媒体领域应用产品的迅速发展，对图像显示 的要求越来越高，由于不同的显示技术对图像的尺寸有不同的要求，因此，需要对图像的尺 寸进行灵活的变化。目前，如何有效地实现图像在不同的分辨率之间灵活转变并保持较高 的图像质量已成为一个迫切需要解决的问题。 目前，用于各类平板显示器的图像制式转化集成电路设计中的很多功能是通过软 件实现的，其实现较复杂，縮放速度不高，并且，可重用性差、难以集成。其中，尤其是縮放系 数和存储器读地址的实现特别复杂。 由于现有的图像制式转化集成电路设计过于复杂，因此，比较容易发生故障，其可 靠性也较差，成本也较高。并且，现有的单一电路不能同时实现向上(即从低清晰度图像转 化到高清晰度图像)和向下縮放(即从高清晰度图像转化到低清晰度图像)功能，同时，对 高清宽屏图像縮放显示效果也不理想。
技术实现思路
考虑到现有技术中图像制式转化集成电路实现复杂、縮放速度不高、可重用性差，难以集成及可靠性差等问题而提出本专利技术，为此，本专利技术的主要目的在于提供了一种数字图像縮放处理方法及集成系统，用以解决上述问题至少之一。 根据本专利技术的一个方面，提供了 一种数字图像縮放处理集成系统。 根据本专利技术的数字图像縮放处理集成系统包括CPU总线接口模块、行缓存模块、縮放控制模块、縮放系数计算产生器以及縮放模块，其中，CPU总线接口模块，用于根据接收到的待显示图像的属性信息，生成并输出縮放控制信号，并根据接收到的视频数据请求，读取待縮放显示的视频数据，生成并输出行缓存读写控制信号；行缓存模块，用于发送视频数据请求，并在行缓存读写控制信号的控制下，缓存视频数据；縮放控制模块，用于根据縮放控制信号获取行缓存模块保存的视频数据，并按照预设规则对从CPU总线接口模块获取的场縮放初始步长和行縮放初始步长进行累加，获得并输出场縮放步长和行縮放步长；縮放系数计算产生器，用于根据场縮放步长和行縮放步长分别计算并输出场縮放加权系数和行縮放加权系数；縮放模块，用于根据场縮放加权系数和行縮放加权系数先对縮放控制模块输出的视频数据进行场縮放，再进行行縮放，并输出縮放后的视频数据。 根据本专利技术的另一方面，提供了 一种数据图像縮放处理方法。 根据本专利技术的数据图像縮放处理方法包括根据图像的场縮放比例和行縮放比 例，获取场縮放初始步长和行縮放初始步长；根据预设规则，对场縮放初始步长和行縮放初 始步长进行累加，得到场縮放步长和行縮放步长；根据场縮放步长和行縮放步长获取场縮 放加权系数和行縮放加权系数；根据场縮放加权系数对缓存的待縮放的视频数据进行场縮放，并根据行縮放加权系数对场縮放后的视频数据进行行縮放，输出縮放后的视频数据。 通过本专利技术的上述至少一个方案，通过基于可重用的设计方法，通过硬件实现图像的縮放，可以在单一电路上实现向上和向下整数或小数任意比例縮放，并且，由于本专利技术实施例中将縮放分解为垂直方向和水平方向独立进行，将二维的计算分为垂直方向和水平方向两次一维运算。可以解决现有技术中图像制式转化集成电路实现复杂、縮放速度不高、可重用性差，难以集成及可靠性差等问题，可以降低运算的复杂度，简化硬件实现。 本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。附图说明 附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与本专利技术的实施例一起用于解释本专利技术，并不构成对本专利技术的限制。在附图中 图1为根据本专利技术实施例的数字图像縮放处理集成系统的结构示意图； 图2为根据本专利技术实施例的CPU总线接口模块的结构示意图； 图3为根据本专利技术实施例的縮放控制模块的结构示意图； 图4为余弦函数映射累加示意图； 图5为根据本专利技术实施例的縮放模块的结构示意图； 图6为根据本专利技术实施例的场縮放模块的一种结构实现示意图； 图7为根据本专利技术实施例的行縮放模块的一种结构实现示意图； 图8为根据本专利技术优选实施例的数字图像縮放处理集成系统的结构示意图； 图9为根据本专利技术实施例的数据图像縮放处理集成系统的一种实现方式； 图10为根据本专利技术实施例的数据图像縮放处理方法的流程图； 图11为根据本专利技术实施例的縮放算法的总体实现过程示意图； 图12为根据本专利技术实施例的向下变换流程图。具体实施方式 功能概述 在本专利技术实施例中，基于系统芯片(System on Chip，简称为SoC)设计技术，提出 了一种数字图像縮放处理方法及集成系统。SoC是面向嵌入式系统应用的设计，其中既有 软件系统也有硬件系统，SoC为以最小的尺寸完成最多的任务的集成电路器件。SoC设计是 基于知识产权核(Intellectual Property Core，简称为IP Core)的设计，其核心理念是 利用可重用模块以縮短系统级芯片的开发时间，缓解设计能力与IC制造的矛盾，降低产品 的开发成本。其中，高效集成度的SoC设计要求可重用性能IP库的支持。本专利技术实施例基 于SoC，提出了一种新的数字图像縮放处理方法及集成系统，该集成系统基于硬件实现，根 据縮放比例，分别产生场縮放系数和行縮放系数，并根据该场縮放系数和行縮放系数，分别 对待縮放的视频数据进行场縮放和行縮放。 在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。 以下结合附图对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。 根据本专利技术实施例，首先提供了一种数字图像縮放处理集成系统。图1为根据本专利技术实施例的数字图像縮放处理集成系统的结构示意图，如图1所示，根据本专利技术实施例的数字图像縮放处理集成系统主要包括CPU总线接口模块1、行缓存模块3、縮放控制模块5、縮放系数计算产生器7和縮放模块9。以下进一步描述上述各实体。( — ) CPU总线接口模块1 CPU总线接口模块1，用于根据接收到的待显示图像的属性信息，生成并输出縮放控制信号，并根据接收到的视频数据请求，读取待縮放显示的视频数据，生成并输出读写控制信号； 如图1所示，CPU总线接口模块1通过CPU接口与CPU连接，用于接受对将要显示的图像的分辨率大小、图像縮放要求(包括縮放比例)等的配置，具体地，如图2所示，CPU总线接口模块1可以包括总线从设备接口单元11和总线主设备接口单元13。 其中，总线从设备接口单元11可以包括配置寄存器组111、总线从接口译码子单元113和中断控制子单元115。 配置寄存器组111，包括多个寄存器，每个寄存器分别用于接收CPU对待显示图像的不同属性的设置，并产生控制信号，其中，上述属性包括待縮放显示的视频数据的存储地址、该视频数据输入的格式、上下縮放选择、行、场縮放比例的小数部分和整数部分等，其中，输入的场縮放比例的小数部分述场縮放初始步长vst印0和行縮放行比例的小数部分为行縮放初始步长hst印0，并通过以下公式确定她; 0=-^ x『， fe^0=^^x『；其中，w为两相邻象素之间的单位长度，Numv。为源场有效行数，Numvl为目标场有效行本文档来自技高网...

【技术保护点】
一种数字图像缩放处理集成系统，其特征在于，包括：ＣＰＵ总线接口模块，用于根据接收到的待显示图像的属性信息，生成并输出缩放控制信号，并根据接收到的视频数据请求，读取待缩放显示的视频数据，生成并输出行缓存读写控制信号；行缓存模块，用于发送所述视频数据请求，并在所述行缓存读写控制信号的控制下，缓存所述视频数据；缩放控制模块，用于根据所述缩放控制信号获取所述行缓存模块保存的所述视频数据，并按照预设规则对从所述ＣＰＵ总线接口模块获取的场缩放初始步长和行缩放初始步长进行累加，获得并输出场缩放步长和行缩放步长；缩放系数计算产生器，用于根据所述场缩放步长和行缩放步长分别计算并输出场缩放加权系数和行缩放加权系数；缩放模块，用于根据所述场缩放加权系数和所述行缩放加权系数先对所述缩放控制模块输出的所述视频数据进行场缩放，再进行行缩放，并输出缩放后的视频数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：李正卫，谭智雄，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]