用于延时数据的基带缓存处理方法和系统技术方案

一种用于延时数据的基带缓存处理单元，包括4个FPGA，每个FPGA对应2个数据信号采集通道，用于与组网场景中的用户进行数据通信，其中，每个FPGA外挂1个存储器，用于存储从所述数据信号采集通道及其他FPGA接收到的数据，以及4个FPGA通过高速接口两两互连，使每个FPGA可以与其他3个FPGA同时进行数据收发。以与其他3个FPGA同时进行数据收发。以与其他3个FPGA同时进行数据收发。

【技术实现步骤摘要】
用于延时数据的基带缓存处理方法和系统


[0001]本专利技术涉及数据处理领域，具体来说涉及空间电磁环境模拟器领域，尤其涉及一种用于在模拟组网场景中的延时数据的基带缓存处理方法和系统。

技术介绍

[0002]自组网通信以MESH技术为核心，是一种多用户终端任意组合通信网络，不依赖常规的机房网络等传统基础中继设施，支持任意网络拓扑结构，支持多跳中继，可在非视距、快速移动条件下，提供可靠、及时、高效、安全的双向清晰语音、宽带数据等多媒体综合业务。随着自组网通信向着大带宽、高速率、大规模用户传输方向发展，对于多用户组网场景下的无线空间传输方式提出了更高的稳定性、可靠性要求，需要在前期基于空间电磁环境模拟器对空天地复杂电磁环境进行模拟，对多用户组网场景下的多径时延、多径增益、信道衰落、多普勒频移、阴影衰落、大尺度衰落、信噪比恶化等进行深入的理论分析与指标论证。
[0003]然而，在多用户组网场景下，随着数据采集通道数的增加，业务数据量成几何倍数增加，对于组网中的空间电磁环境模拟器的数据&信号处理单元的处理能力提出了极高的资源需求。但是，传统的空间电磁环境模拟器的巨量基带数据，通常通过采集汇聚中心化的方案进行处理，其中心化数据处理单元接收的数据量有限，无法提供目前多用户组网场景下空间电磁环境模拟器所需的延时数据基带处理能力，特别是模拟大带宽、远距离传输的高时延场景下的巨型数据延时缓存能力。

技术实现思路

[0004]为了解决上述问题，本专利技术提供了一种用于延时数据的基带缓存处理单元，包括
[0005]4个FPGA，每个FPGA对应2个数据信号采集通道，用于与组网场景中的用户进行数据通信，
[0006]其中，每个FPGA外挂1个存储器，用于存储从所述数据信号采集通道及其他FPGA接收到的数据，以及
[0007]4个FPGA通过高速接口两两互连，使每个FPGA可以与其他3个FPGA同时进行数据收发。
[0008]根据上述任一优选实施例所述的基带缓存处理单元，其中：
[0009]所述数据信号采集通道是ADC/DAC器件，进行数据信号采集和模数
‑
数模转换。
[0010]根据上述任一优选实施例所述的基带缓存处理单元，其中：
[0011]所述存储器为DDR4 SDRAM存储器。
[0012]根据上述任一优选实施例所述的基带缓存处理单元，其中：
[0013]所述高速接口是serdes高速接口，包括用于接收数据的接收serdes高速接口以及用于发送数据的发送serdes高速接口。
[0014]根据上述任一优选实施例所述的基带缓存处理单元，其中：
[0015]每个FPGA中包含相同的逻辑，FPGA之间的数据通信采用aurora协议，使用4条lane
进行数据通信。
[0016]本专利技术还提供了一种用于延时处理的基带缓存处理系统，包括n个根据上述任一优选实施例所述的基带缓存处理单元，n为大于等于1的正整数，其中，每个基带缓存处理单元为单层8通道处理单元，所述n个基带缓存处理单元形成层状结构，相邻两个基带缓存处理单元的FPGA之间通过高速接口对应连接，形成具有n层8n通道的基带缓存处理架构，以及被配置为使用任一层或多层的任一个或多个FPGA的数据信号采集通道，使接收的数据存储在被控制的FPGA的存储器中，并流向与其连接的同层或其它层的FPGA的存储器，实现延时数据的分布式缓存。
[0017]根据上述任一优选实施例所述的基带缓存处理系统，其中：
[0018]所述n为8。
[0019]根据上述任一优选实施例所述的基带缓存处理系统的方法，包括：
[0020]步骤1，通过所述基带缓存处理单元上的FPGA对应的数据信号采集通道，进行信号采集与数据转换，
[0021]步骤2，每个FPGA接收上一级FPGA发送的数据，与本级FPGA中的数据进行数据合并、缓存、发送，使每一级的数据输入输出吞吐量相等，其中上一级FPGA是相邻的FPGA或是不同层同一位置的FPGA。
[0022]本专利技术还提供了一种空间电磁环境模拟器，包括存储器和处理器，在所述存储器上存储有能够在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现上述实施例中任一项所述的方法的步骤。
[0023]与现有技术相比，本专利技术的优点在于：
[0024](1)对称性和灵活性
[0025]基带数据处理单元上的FPGA对称式排列，FPGA之间提供网状高速互连通道。通过编程就可实现FPGA之间任意的并行或者主从关系。处理板之间允许实现灵活可变的互连关系，满足全并行、主从式、或者迭代式信号处理流程的需要。
[0026](2)可扩展的处理规模
[0027]通过基带数据处理单元板间的扩展，如横向/纵向级联，就可支持更大的处理规模。
[0028](3)数据处理去中心化
[0029]通过对采集到的数据进行分级存储，实现了数据处理去中心化，降低了数据接口吞吐量，降低了设计风险和成本风险。
附图说明
[0030]以下附图仅对本专利技术作示意性的说明和解释，并不用于限定本专利技术的范围，其中：
[0031]图1示出了在传统的空间电磁环境模拟器的延时数据的基带缓存处理系统架构图。
[0032]图2示出了本专利技术涉及的空间电磁环境模拟器在组网场景下的延时数据的基带缓存架构图。
[0033]图3示出了根据本专利技术的一优选实施例的64通道空间电磁环境模拟器的实施架构。
[0034]图4示出了基带数据信号处理单元内FPGA的数据连接。
[0035]图5示出了基带数据信号处理单元之间的FPGA的数据连接。
具体实施方式
[0036]为了使本专利技术的目的、技术方案、设计方法及优点更加清楚明了，以下结合附图通过具体实施例对本专利技术进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。
[0037]图1显示了在传统的多用户组网系统场景下，空间电磁环境模拟器的延时数据的基带缓存处理系统架构图。该架构包括该类模拟器中的常规配置，但是由于本专利技术仅仅涉及数据&信号处理单元的架构的改进，因此对于其它处理板或功能单元将不再进行描述。
[0038]从图1可以看出，传统的空间电磁环境模拟器采用的是数据采集中心化架构。该架构下空间电磁环境模拟器的数据处理单元设置单个FPGA，通过串行高速收发器GTH分别与系统管控单元以及多个信号处理单元进行数据交互及处理。每个数据处理单元外挂多个信号处理单元，每个信号处理单元内置单片FPGA，信号处理单元的FPGA仅用于信号采集。每个信号处理单元具有单个信号采集单元，在信号采集单元中，进行信号发射、信号接收过程中二进制信号和无线电磁波信号的相互转换，在发射信号的过程中将二进制信号转换成无线电磁波信号(DA转换)；在接收信号的过程中将收到的电磁波信号转换成二进制数字信号(AD转换)。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于延时数据的基带缓存处理单元，包括4个FPGA，每个FPGA对应2个数据信号采集通道，用于与组网场景中的用户进行数据通信，其中，每个FPGA外挂1个存储器，用于存储从所述数据信号采集通道及其他FPGA接收到的数据，以及4个FPGA通过高速接口两两互连，使每个FPGA可以与其他3个FPGA同时进行数据收发。2.根据权利要求1所述的基带缓存处理单元，其中：所述数据信号采集通道是ADC/DAC器件，进行数据信号采集和模数
‑
数模转换。3.根据权利要求1所述的基带缓存处理单元，其中：所述存储器为DDR4 SDRAM存储器。4.根据权利要求1所述的基带缓存处理单元，其中：所述高速接口是serdes高速接口，包括用于接收数据的接收serdes高速接口以及用于发送数据的发送serdes高速接口。5.根据权利要求1所述的基带缓存处理单元，其中：每个FPGA中包含相同的逻辑，FPGA之间的数据通信采用aurora协议，使用4条lane进行数据通信。6.一种用于延时处理的基带缓存处理系统，包括n个根据权利要求1至5任一项所述的基带缓存处理单元，n为大于等于1的正整数，其中，每个基带缓存处理单元为单层8通道处理...

【专利技术属性】
技术研发人员：刘垚圻，石晶林，盛秋明，杨洁，陈丽，蒋佳佳，叶博文，张杰坦，李红光，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：