一种9T存算电路、乘累加运算电路、存内运算电路及芯片制造技术

本发明专利技术属于集成电路技术领域，具体涉及一种读裕度增强型存储阵列，一种9T存算电路、一种乘累加运算电路、基于9Tsram的存内运算电路，以及基于9Tsram的CIM芯片。其中，9T存算电路包括基础的的6T存储单元和由额外的三个NMOS管N5、N6、N7构成计算单元；乘累加运算电路是在前述9T存算电路的基础上进一步设计得到的，乘累加运算电路根据功能划分大致包括计算阵列、电流镜电路、输入电路、电流监测阵列，以及输出电路。基于乘累加运算电路的新架构和传统的SRAM电路，本发明专利技术还提供一种基于9Tsram的存内运算电路，CIM电路具有数据读/写、保持功能和乘累加运算功能。本发明专利技术解决了6Tsram仅具有数据存储功能，以及现有乘累加运算电路的操作逻辑复杂，运算效率低等问题。运算效率低等问题。运算效率低等问题。

【技术实现步骤摘要】
一种9T存算电路、乘累加运算电路、存内运算电路及芯片


[0001]本专利技术属于集成电路
，具体涉及一种读裕度增强型存储阵列，一种9T存算电路、一种乘累加运算电路、基于9Tsram的存内运算电路，以及基于9Tsram的CIM芯片。

技术介绍

[0002]伴随着机器学习、云计算、人工智能的等高新技术的快速发展，对于应用数据的需求也在日益增长，这也预示着“算力时代”的到来。在这样的环境下，冯
·
诺伊曼架构作为现代计算机结构的基石，同样面临着巨大的挑战。传统冯
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诺依曼架构长期以来一直被视为主流计算的范式，在这一架构中，数据和指令都存储在公共存储器中，并通过总线传输到计算单元。在新兴的数据密集型应用程序(如机器学习)和边缘计算等场景下，由于运算规模的显著增大，在缓存和主存储器之间移动数据的成本占整个数据处理能耗的很大一部分，可以说，冯
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诺依曼架构已经成为制约超大规模系统中数据处理性能的主要瓶颈。为了克服这一问题，计算机和集成电路等领域的学者主要的研究方向是开发基于存内计算(CIM)的解决方案。事实上，这样的解决方案将计算直接带入存储器电路，避免了与CPU的大部分数据交换。
[0003]随着研究的深入，存内计算架构已成为流行，并在许多新兴领域大规模取代了传统的冯
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诺依曼架构，尤其是用于处理人工神经网络和解决资源移动受限的边缘计算设备中的各种优化和数学问题尤为突出。研究表明可以在内存中嵌入各种功能的CIM架构，从而显著减少了内存访问和相关的节能。除了提高了能效外，CIM体系结构还通过在具有嵌入式模拟乘法和累加(MAC)功能的存储阵列的位单元阵列中进行计算时实现大规模并行来提高计算性能。此外，CIM可以通过隔离边缘设备(即边缘计算)中的个人数据而不在云中读取或存储数据(即云计算)，从而大大降低隐私和安全方面的担忧。乘法和乘累加运算是人工神经网络等应用中最广泛的一类运算操作，因此如何开发出可以高效处理点乘和乘累加运算等复杂逻辑运算任务的存内运算电路，成为本领域技术人员亟需解决技术难题。

技术实现思路

[0004]为了解决传统6Tsram仅具有数据存储功能，以及现有乘累加运算电路的操作逻辑复杂，运算效率低等问题，本专利技术提供一种9T存算电路、一种乘累加运算电路、基于9Tsram的存内运算电路，以及基于9Tsram的CIM芯片。
[0005]本专利技术采用以下技术方案实现：
[0006]一种9T存算电路，其用于作为大规模存内运算电路的基础功能单元。该款9T存算电路具有基础的数据读、写、保持功能，以及乘法运算功能。每个9T存算电路由2个PMOS管P1、P2，以及7个NMOS管N1～N7构成。按照功能划分，9T存算电路包括6T存储单元和计算单元。其中，P1、P2、N1、N2、N3、N4构成6T存储单元。6T存储单元用于存储数据，Q和QB为6T存储单元中的一对反向存储节点。N5、N6、N7构成计算单元；计算单元用于和6T存储单元共同构成实现乘法运算的基本单元。
[0007]在9T存算电路中，计算单元的电路连接关系如下：N5的栅极连接着存储节点Q，N7的栅极连接着存储节点QB；N5的源极、N7的漏极和N6的栅极相连，N5和N6的漏极相连并接入计算线CL。N7的源极接地，N6的源极接输入信号IN的反相信号NIN。
[0008]在本专利技术提供的方案中，6T存储单元沿用传统SRAM中的电路方案，具体的电路连接关系如下：N1和N2的栅极连接字线WL；N1的漏极与位线信号BL相连，N1的源极、P2的栅极、N4的栅极、P1的漏极、N3的漏极相连并作为存储节点Q。N2的漏极与位线信号BLB相连，N2的源极P1的栅极、N3的栅极、P2的漏极、N4的漏极相连并作为存储节点QB。P1、P2的源极接VDD；N3、N4的源极接地。
[0009]在本专利技术中，9T存储单元实现数据读、写、保持主要由6T存储单元实现，具体的操作逻辑如下：由WL控制N1、N2的开启，进行读写控制。PMOS晶体管P1、P2与NMOS晶体管N3、N4构成两个交叉耦合的反向器实现在Q和QB节点锁存电位，进而存储并保持相应的数据；
[0010]作为本专利技术进一步的改进，9T存储单元实现乘法运算的操作过程需要计算单元和6T存储单元共同参与，具体的操作逻辑如下：
[0011]一、操作数预存阶段
[0012]开启字线WL，并通过位线BL和BLB在数据写模式下向9T存算电路的存储节点Q写入第一操作数。
[0013]二、运算阶段
[0014]在计算模式下向计算线CL灌入电流信号I，并通过N6的源极向9T存算电路输入第二操作数IN的反向信号NIN。其中，IN的高电平状态代表第二操作数为1，IN的低电平状态代表第二操作数为0。
[0015]然后检测计算线CL是否存在向N5和N6的漏极流入的电流信号，将CL与9T存算电路间的电流导通标识I
F
作为乘法运算的计算结果，即I
F
＝Q
×
IN。
[0016]本专利技术还包括一种乘累加运算电路，其用于进行乘累加运算。该型乘累加运算电路是在前述9T存算电路的基础上进一步设计得到的，乘累加运算电路根据功能划分大致包括计算阵列、电流镜电路、输入电路、电流监测阵列，以及输出电路。
[0017]其中，计算阵列由多个9T存算电路按列排布而成；所有9T存算电路均与位线BL、BLB以及计算线CL相连；每个9T存算电路均连接有一个用于控制开启的字线WL。
[0018]电流镜电路用于向计算线CL灌入运算阶段所需的电流信号I。
[0019]输入电路由多个反相器按列排布而成，每个反相器与一个9T存算电路按行对应。每个反相器用于根据输入信号IN向9T存算电路中N6的源极输出一个对应的反相信号NIN。
[0020]电流监测电路由三个NMOS管M5、M6、M7按照与9T存算电路中计算单元N5、N6、N7相同的电路连接关系连接而成，电流监测电路接入到计算线CL上，并模拟计算单元在乘积结果为1时的信号状态。电流监测电路用于均分计算线CL在运算阶段流入到各个乘积结果为1的计算单元中的电流信号I。
[0021]输出电路用于采集流出到电流监测电路中的分流信号ΔI，并根据分流信号ΔI与灌入的电流信号I间的比例关系输出对应的乘累加运算结果N：
[0022]在本专利技术提供的乘累加运算电路中，电流镜电路由4个PMOS管M1、M2、M3、M4构成。电路连接关系如下：M1、M2的源极接VDD；M1的栅极、M1的漏极、M2的栅极，以及M3的源极连
接。M2的漏极与M4的源极相连；M3的栅极、漏极均与M4的栅极相连；M3的漏极为参考电流I
REF
的输出端。M4的漏极为复制电流I的输出端并接计算线CL。
[0023]在本专利技术提供的乘累加运算电路中，电流监测电路的电路连接关系如下：M5的栅极连接着高电平的控制信号OPEN＝1.2V，N7的栅极连接着低电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种9T存算电路，其用于作为大规模存内运算电路的基础功能单元，所述9T存算电路具有基础的数据读、写、保持功能，以及乘法运算功能；其特征在于：所述9T存算电路由2个PMOS管P1、P2，以及7个NMOS管N1～N7构成，按照功能划分，所述9T存算电路包括6T存储单元和计算单元；其中，P1、P2、N1、N2、N3、N4构成6T存储单元；所述6T存储单元用于存储数据，Q和QB为6T存储单元中的一对反向存储节点；N5、N6、N7构成计算单元；所述计算单元用于和所述6T存储单元共同构成实现乘法运算的基本单元；所述计算单元的电路连接关系如下：N5的栅极连接着存储节点Q，N7的栅极连接着存储节点QB；N5的源极、N7的漏极和N6的栅极相连，N5和N6的漏极相连并接入计算线CL；N7的源极接地，N6的源极接输入信号IN的反相信号NIN。2.如权利要求1所述的9T存算电路，其特征在于：所述6T存储单元的电路连接关系如下：N1和N2的栅极连接字线WL；N1的漏极与位线信号BL相连，N1的源极、P2的栅极、N4的栅极、P1的漏极、N3的漏极相连并作为存储节点Q；N2的漏极与位线信号BLB相连，N2的源极P1的栅极、N3的栅极、P2的漏极、N4的漏极相连并作为存储节点QB；P1、P2的源极接VDD；N3、N4的源极接地。3.如权利要求2所述的9T存算电路，其特征在于：所述9T存储单元实现数据读、写、保持的操作逻辑如下：由WL控制N1、N2的开启，进行读写控制；PMOS晶体管P1、P2与NMOS晶体管N3、N4构成两个交叉耦合的反向器实现在Q和QB节点锁存电位，进而存储并保持相应的数据。4.如权利要求2所述的9T存算电路，其特征在于：所述9T存储单元实现乘法运算的操作逻辑如下：一、操作数预存阶段开启字线WL，并通过位线BL和BLB在数据写模式下向9T存算电路的存储节点Q写入第一操作数；二、运算阶段在计算模式下向计算线CL灌入电流信号I，并通过N6的源极向9T存算电路输入第二操作数IN的反向信号NIN；IN的高电平状态代表第二操作数为1，IN的低电平状态代表第二操作数为0；然后检测计算线CL是否存在向N5和N6的漏极流入的电流信号，将CL与9T存算电路间的电流导通标识I
F
作为乘法运算的计算结果，即I
F
＝Q
×
IN。5.一种乘累加运算电路，其用于进行乘累加运算；其特征在于，所述乘累加运算电路包括：计算阵列，其由多个如权利要求1
‑
4中任意一项所述的9T存算电路按列排布而成；所有9T存算电路均与位线BL、BLB以及计算线CL相连；每个9T存算电路均连接有一个用于控制开启的字线WL；电流镜电路，其用于向所述计算线CL灌入运算阶段所需的电流信号I；输入电路，其由多个反相器按列排布而成，每个反相器与一个9T存算电路按行对应；每个反相器用于根据输入信号IN向所述9T存算电路中N6的源极输出一个对应的反相信号NIN；电流监测电路，其由三个NMOS管M5、M6、M7按照与9T存算电路中计算单元N5、N6、N7相同
的电路连接关系连接而成，所述电流监测电路接入到计算线CL上，并模拟计算单元在乘积结果为1时的信号状态；所述电流监测电路用于均分计算线CL在运算阶段流入到各个乘积结果为1的计算单元中的电流信号I；以及输出电路，其用于采集流出到所述电流监测电路中的分流信号ΔI，并根据分流信号ΔI与灌入的电流信号I间的比例关系输出对应的乘累加运算结果N：6.如权利要求5所述的乘累加运算电路，其特征在于：所述电流镜电路由4个PMOS管M1、M2、M3、M4构成；电路连接关系如下：M1、M2的源极接VDD；M1的栅极、M1的漏极、M2的栅极，以及M3的源极连接；M2的漏极与M4的源极相连；M3的栅极、漏极均与M4的栅极相连；M3的漏极为参考电流I
REF
的输出端；M4的漏极为复制电流I的输出端并接计算线CL。7.如权利要求5所述的乘累加运算电路，其特征在于，所述电流监测电路的电路连接关系如下：M5的栅极连接着高电平的控制信号OPEN，N7的栅极连...

【专利技术属性】
技术研发人员：吴秀龙，李子健，蔺智挺，彭春雨，卢文娟，
申请(专利权)人：安徽大学，
类型：发明
国别省市：