【技术实现步骤摘要】
一种ASIP架构的大容量并行Codec2声码器系统及编解码方法
[0001]本专利技术涉及微处理器设计领域和语音编解码
，尤其涉及一种ASIP架构的大容量并行Codec2声码器系统及编解码方法。
技术介绍
[0002]ASIP（Application Specific Instruction
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set Processor，专用指令集处理器）是一种定制化的处理器设计技术，它以FPGA系统为硬件载体针对某种特定应用或算法量身定制专用的处理器指令集。ASIP设计架构既可以继承CPU的灵活性又具有类似ASIC（专用集成电路）的高性能。此类设计验证成功后也可很容易地将其转化为大规模量产的ASIC芯片。
[0003]Codec2是在带宽较窄的无线信道上实现多编码速率、低时延的语音信号。实验表明Codec2的编码速率从3200至450比特/秒，且在相似速率下其话音质量优于MELP算法。由于该工程的开源优势和针对无线信道较强的适应性，Codec2声码器技术逐渐成为基于无线网络或带宽受限的有线网络中VoIP应用...
【技术保护点】
【技术特征摘要】
1.一种ASIP架构的大容量并行Codec2声码器系统，其特征在于，包括：PCI
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E总线接口模块、语音调度模块和若干个ASIP语音处理模块；所述PCI
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E总线接口模块分别通过PCI
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E Clock信号、PCI
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E RX总线信号、PCI
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E TX总线信号与上位机的PCI
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E接口相连，所述PCI
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E总线接口模块通过AXI总线与语音调度模块相连；所述语音调度模块通过专用的内部控制总线分别与若干个ASIP语音处理模块相连；所述ASIP语音处理模块包括：核心处理模块、子程序控制模块、数据随机存储器、数据只读存储器和指令只读存储器；所述核心处理模块通过子程序地址控制线和子程序起始地址总线与子程序控制模块相连；所述核心处理模块通过第一数据总线和第一数据地址与数据随机存储器相连；所述核心处理模块通过第二数据总线和第二数据地址与数据只读存储器相连；所述核心处理模块通过指令总线和指令地址线与指令只读存储器相连。2.根据权利要求1所述的一种ASIP架构的大容量并行Codec2声码器系统，其特征在于，所述核心处理模块包括：指令获取模块、指令地址模块、程序计数器、流水线控制模块、第一流水线执行机构和第二流水线执行机构；所述第一流水线执行机构包括：第一指令译码模块、第一指令执行模块、第一算术运算逻辑单元和第一运算结果寄存器；所述第二流水线执行机构包括：第二指令译码模块、第二指令执行模块、第二算术运算逻辑单元和第二运算结果寄存器；所述指令地址模块的输入与子程序控制模块、第一指令执行模块和第二指令执行模块相连；所述指令地址模块的输出通过程序计数器与指令只读存储器相连；所述指令获取模块的输入与指令只读存储器相连，所述指令获取模块的输出与流水线控制模块相连；所述流水线控制模块的输入分别与第一指令执行模块的输出和第二指令执行模块的输出相连，所述流水线控制模块的输出分别与第一指令译码模块的输入和第二指令译码模块的输入相连；所述第一指令译码模块的输出与第一指令执行模块的输入相连；所述第二指令译码模块的输出与第二指令执行模块的输入相连；所述第一指令执行模块的输出通过第一算术运算逻辑单元与第一运算结果寄存器相连；所述第二指令执行模块的输出通过第二算术运算逻辑单元与第二运算结果寄存器相连。3.根据权利要求1所述的一种ASIP架构的大容量并行Codec2声码器系统，其特征在于，所述的语音调度模块输入到ASIP语音处理模块的信号包括：时钟输入信号Clock_...
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