本发明专利技术的目的是提供一种在基座周边部分难以产生局部放电的等离子体化学蒸镀方法和实施该方法的装置。在成膜开始前，将气体导入真空排气的腔室内，将基板支撑在位于基座上同时处在上升位置的基板支撑销上，对基板进行预热。接着，在停止导入气体的同时，对该腔室进行真空排气，使基板支撑销下降，将基板放置在基座上。接着，在此状态下，将气体导入该腔室内，再预热基板。然后，在腔室内生成等离子体的同时，导入成膜气体，进行成膜。
【技术实现步骤摘要】
本专利技术涉及利用等离子体CVD形成Ti膜等薄膜的成膜方法和装置。
技术介绍
与最近的提高密度和提高集成度的要求对应，半导体设备采用多 层配线结构。为了进行各层之间的电连接，在连接下层的半导体基板 和上层的配线层的接触孔和连接上下的配线层的通孔内埋入金属的技 术很重要。一般在接触孔和通孔的埋入中，使用A1 (铝)或W (钨)或它们 的合金。为了形成这种金属或合金与下层的Si基板或多晶硅层的接触， 在这种埋入以前，要在接触孔或通孔的内侧形成Ti膜，而且，形成TiN膜作为壁垒层。近年，由于期望形成质量更好的膜，利用化学蒸镀(CVD)法形 成这些Ti膜和TiN膜。Ti膜的成膜是通过使用TiCl4 (四氯化钛)和 H2作为成膜气体，利用加热器加热作为基板的半导体晶片，并且生成 成膜气体的等离子体，是由TiCU和H2反应来进行的。另--方面，当形成Ti膜时，将作为导电体的发热体埋入陶瓷等绝 缘体中，再组合用于施加高频的电极形成的物质作为支撑半导体晶片 用的基座。然而，近来，半导体晶片(以下，简单地称为晶片)的尺寸从200mm 增大至300mm。由此，当将晶片放置在基座上时，在基座表面和晶片 背面之间存在的气体，会使晶片和基座之间容易产生滑动。此外，利 用埋入基座中的加热器在加热面上产生加热点，会造成晶片温度不均 匀，使膜厚在面内的均匀性变差。3为了避免这个缺点，JP2002-124367A中揭示了在表面上设置多个 压花的基座。然而，使用这种在表面上存在压花的基座，通过利用高频电场产 生的等离子体的等离子体CVD形成Ti膜时，在周边部分，晶片和基 座之间产生放电，会破坏基座周边部分。
技术实现思路
本专利技术是鉴于上述问题提出的，其目的是要提供一种难以在基座 的周边部分产生局部放电的等离子体CVD成膜方法和成膜装置。本专利技术者们研究了使用表面上有压花的基座进行等离子体CVD 时，在基座周边部分产生的放电现象。结果发现，由于在晶片周边部 分产生弯曲，在晶片背面和压花之间会产生放电。本专利技术者汄为是由 于电场容易集中在突出的压花上，即使晶片的周边部分很少弯曲，当 在晶片和基座之间产生间隙时，放电也会集中在压花部分。此外，根据Paschen定律，放电开始电压Vs为气休压力p和距离 d的积pd的函数。当pd为规定的值时，Vs取得极小值。因此，当p 一定，晶片的弯曲达到规定值时，即使在低电压下也容易产生放电。考虑到以上的认识，本专利技术通过提供防止基板弯曲的装置，以及/ 或者即使基板产生弯曲，也可以防止放电的装置，来解决上述问题。艮P:本专利技术提供了一种化学蒸镀方法，它通过在处理腔室内形成 的高频电场生成等离子体，并在放置在基座上通过所述基座上设置的 发热休隔着所述基座被加热的基板上，使用所述等离子体形成薄膜；其特征在于，在开始形成薄膜前，在将被处理基板保持在设置在上述 基座上并上升的基板支撑销上的状态下，对基板进行预热。此外，本专利技术还提供了一种化学蒸镀方法，它通过在处理腔室内 形成的高频电场生成等离子体，并在放置在基座上通过所述基座上设 置的发热体隔着所述基座被加热的基板上，使用所述等离子体形成薄 膜；其特征在于，具有将基板搬入上述处理腔室内，使设置在上述基座上的基板支撑销上升，并将基板支撑在其上的工序；在将基板支撑在上述基板支撑销上的状态下，利用上述发热体加热上述基座，同时将气体导入真空排气的上述处理腔室内，进行基板 的第一预热的工序；在对上述处理腔室内进行真空排气的状态下，停止气体的导入使上述基板支撑销下降而将基板放置在上述放置台上的工序；在将基板放置在上述基座上的状态下，将气体导入上述处理腔室内，进行基板的第二预热的工序；在上述处理腔室内生成等离子体的工序；禾口 将成膜气体供给上述处理腔室内，在基板上进行成膜的工序。 采用本专利技术，由于在将基板保持在上升状态的基板支撑销上状态下进行预热，不会产生基板的急剧加热，因此可以使基板没有弯曲或弯曲量非常小。由此，即使放置在高频电场内，也可防止基座表面周边部分的局部放电。如果在将气体导入处理腔室内的同时进行预热，基板的加热效率高，可以縮短预热时间。在基板放置在基座上的状态下进行预热时，优选使处理腔室内的气体IK力缓缓上升。由此，可以避免腔室内的气体压力急剧上升，缓和作用在基板上的应力，基板更难以产生弯曲。当形成高频电场生成等离子体时，优选使高频电场强度缓缓增大。由此，更难产生放电。优选至少是在基座表面的周边部分上，电场容易集中的放电起点上，不设置如上目前技术所述的压花。优选至少是上述基座的基板放置区域的周边部分的表面作成平坦状，在将基板放置在上述基座上吋，与上述基座的上述周边部分相对的基板表面和上述周边部分的表面以面接触的方式构成。这样，即使由基板弯曲引起的放电开始，电压Vs降低，也可以抑制放电的发生。另外，本专利技术提供了一种等离子体化学蒸镀装置，其特征在于，具有收容被处理基板的处理腔室；在上述处理腔室内放置基板并且其内部含有发热体的基座； 将至少是成膜用的气体供给上述处理腔室内的气体供给机构；和 在上述腔室内形成高频电场，生成等离子体的等离子体生成装置，至少是上述基座的基板放置区域的周边部分的表面作成平坦状， 在将基板放置在上述基座上时，与上述基座的上述周边部分相对的基 板表面和上述周边部分的表面以面接触的方式构成。附图说明图1是表示安装实施本专利技术方法的Ti成膜装置的多腔式成膜系统的大致结构图。图2是表示在接触层上使用Ti膜的半导体装置的接触孔部分的截 面图。图3是表示实施本专利技术的等离子体CVD成膜方法的Ti成膜装置 的截面图。图4是表示基座的另一个例子的截面图。 图5是表示基座的又一个例子的截面图。 图6是表示基座的再一个例子的截面图。 图7是说明形成Ti膜时的处理的一个例子的流程图。 图8是表示主要工序的腔室内状态的示意图。 图9是说明目前的Ti成膜装置的放电发生机理的示意图。 图10是表示说明形成Ti膜时的处理的另一个例子的工序的一部分 的流程图。图11是表示确认本专利技术方法的效果的实验中的第一预热工序至第 二预热工序的气体流量，气体压力和时间的图形。具体实施例方式下面，参照附图，具体地说明本专利技术的实施方式。 图1是表示安装实施本专利技术方法的Ti成膜装置的多腔式成膜系统 的大致结构图。如图1所示，成膜系统100具有利用等离子体CVD方法形成Ti 膜的两个Ti成膜装置1 、 2和利用热CVD方法形成TiN膜的两个TiN 成膜装置3、 4，合计有四个成膜装置。这些成膜装置l、 2、 3、 4分别 设在六边形截面的晶片搬运室5的四个侧面上。另外，在晶片搬运室5 的另外二个侧面上分别设有负载锁定室6、 7。在与这些负载锁定室6、7的晶片搬运室5的相反一侧，设有晶片搬入搬出室8。在与晶片搬入 搬出室8的负载锁定室6、 7相反的一侧上，设有三个安装可以容纳晶 片W的晶片收容器(FOUP) F的接触口 9、 10、 11。如同该图中所示，Ti成膜装置l、 2和TiN成膜装置3、 4以及负 载锁定室6、 7，通过门阀G与晶片搬运室5的各个侧面连接；通过打 开各个门阀G，它们与晶片搬运室5连通；通过关闭各个门阀G，与 晶片搬运室5断开。另外，在与负载锁定室6、 7的晶片搬入搬出室8 连接的部分上也设本文档来自技高网...
【技术保护点】
一种等离子体化学蒸镀装置，其特征在于，具有： 收容被处理的基板的处理腔室； 在所述处理腔室内，放置基板并在其内部具有发热体的基座； 将至少是成膜用的气体供给所述处理腔室内的气体供给机构；以及 在所述腔室内形成高频电场 ，生成等离子体的等离子体生成装置， 所述基座的基板放置区域的至少周边部分的表面平坦地形成，所述基座，以将基板放置于所述基座时，与所述周边部分相对的基板表而和所述周边部分的表面进行面接触的方式构成。
【技术特征摘要】
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【专利技术属性】
技术研发人员：村上诚志，多田国弘，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：JP[日本]
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