半导体晶片装置制造方法及图纸

一种半导体晶片装置，包含封装基板、中介板、第一裸片及第二裸片。第一裸片包含一第一连接接口。第二裸片包含第二连接接口。中介板的第一侧面用以供设置第一裸片及第二裸片。第一裸片及第二裸片透过第一连接接口、中介板及第二连接接口进行数据传输。封装基板设置于中介板的第二侧面，且包含解耦电容。解耦电容位于第一连接接口及第二连接接口之间，或者位于第一连接接口及第二连接接口于封装基板上的垂直投影区域中。据此，将可强化电源稳定性，以及提升高速传输接口中的信号完整性与电源完整性效能。整性效能。整性效能。

【技术实现步骤摘要】
半导体晶片装置


[0001]本揭示内容关于一种半导体晶片装置，特别是多个裸片透过中介层相连接的结构。

技术介绍

[0002]随着高效能运算(High Performance Computing，HPC)与人工智能(Artificial intelligence，AI)技术的发展，三维晶片与小晶片技术(chiplet)的需求日益增加。其中，裸片对裸片(Die
‑
to
‑
Die)为半导体晶片封装的重要技术之一，能将系统单晶片(System On Chip)以多个小模块来封装，形成多晶片模块。

技术实现思路

[0003]本揭示内容是关于一种半导体晶片装置，包含封装基板、中介板、第一裸片及第二裸片。第一裸片包含第一连接接口。第二裸片包含第二连接接口。中介板的第一侧面用以供设置第一裸片及第二裸片。第一裸片及第二裸片透过第一连接接口、中介板及第二连接接口进行数据传输。封装基板设置于中介板的第二侧面，且包含解耦电容。解耦电容位于第一连接接口及第二连接接口之间，或者位于第一连接接口及第二连接接口于封装基板上的垂直投影区域。
[0004]在一实施例中，第一裸片及第二裸片透过中介板及封装基板接收驱动电压，且透过至少一个解耦电容形成至少一个放电路径。
[0005]在一实施例中，至少一个解耦电容设置于封装基板及中介板之间。
[0006]在一实施例中，至少一个解耦电容包含第一解耦电容及第二解耦电容，第一解耦电容位于第一裸片于封装基板上的第一垂直投影区域中，第二解耦电容位于第二裸片于封装基板上的第二垂直投影区域中。
[0007]在一实施例中，至少一个解耦电容还包含第三解耦电容，第三解耦电容位于第一垂直投影区域及第二垂直投影区域之间。
[0008]在一实施例中，第一解耦电容、第二解耦电容及第三解耦电容是互相并联。
[0009]在一实施例中，第一裸片包含多个第一电源接点及至少一个第一接地接点，第二裸片包含多个第二电源接点及至少一个第二接地接点，该些第一电源接点及该些第二电源接点透过中介层及封装基板接收驱动电压，至少一个第一接地接点及至少一个第二接地接点透过中介层、封装基板及至少一个解耦电容形成至少一个放电路径。
[0010]在一实施例中，至少一个解耦电容的位置位于该些第一电源接点的投影位置之间，或者位于该些第二电源接点的投影位置之间。
[0011]在一实施例中，第一裸片及第二裸片运作于不同电源域。
[0012]在一实施例中，至少一个解耦电容用于接收第一裸片或第二裸片产生的开关杂讯。
[0013]本揭示内容还关于另一种半导体晶片装置，包含封装基板、中介板、第一裸片及第
二裸片。第一裸片包含第一连接接口。第二裸片包含第二连接接口。中介板的第一侧面用以供设置第一裸片及第二裸片。第一裸片及第二裸片透过第一连接接口、中介板及第二连接接口进行数据传输。封装基板设置于中介板的第二侧面。中介板包含解耦电容，解耦电容位于第一连接接口及第二连接接口之间，或者位于第一连接接口及第二连接接口于中介板上的垂直投影区域。
[0014]在一实施例中，至少一个解耦电容设置于中介板及封装基板之间。
[0015]在一实施例中，至少一个解耦电容设置于中介板的第一侧面。
[0016]在一实施例中，至少一个解耦电容包含第一解耦电容及第二解耦电容，第一解耦电容位于第一裸片于中介板上的第一垂直投影区域中，第二解耦电容位于第二裸片于中介板上的第二垂直投影区域中。
[0017]在一实施例中，至少一个解耦电容还包含第三解耦电容，第三解耦电容位于第一垂直投影区域及第二垂直投影区域之间。
[0018]在一实施例中，第一解耦电容、第二解耦电容及第三解耦电容是互相并联。
[0019]在一实施例中，第一裸片包含多个第一电源接点及至少一个第一接地接点，第二裸片包含多个第二电源接点及至少一个第二接地接点，该些第一电源接点及该些第二电源接点透过中介层及封装基板接收驱动电压，至少一个第一接地接点及至少一个第二接地接点透过中介层及至少一个解耦电容形成至少一个放电路径。
[0020]在一实施例中，至少一个解耦电容的位置位于该些第一电源接点的投影位置之间，或者位于该些第二电源接点的投影位置之间。
[0021]在一实施例中，第一裸片及第二裸片运作于不同电源域。
[0022]在一实施例中，至少一个解耦电容用于接收第一裸片或第二裸片产生的开关杂讯。
[0023]据此，由于解耦电容是提供第一裸片与第二裸片的电源稳定所设置的装置，因此其最佳配置区域是设置于第一与第二裸片连接接口之间的封装基板水平区域，或设置于两个连接接口间的垂直投影区域中。通过设置此项解耦合电容装置，将可强化第一裸片与第二裸片的电源稳定性，进而提升多晶片封装模块在高速传输接口的信号完整性与电源完整性效能。
附图说明
[0024]图1为根据本揭示内容的部分实施例的半导体晶片装置的示意图；
[0025]图2为根据本揭示内容的部分实施例的半导体晶片装置的局部结构示意图；
[0026]图3为根据本揭示内容的部分实施例的裸片投影区域与解耦电容的位置示意图。
[0027]【符号说明】
[0028]100:半导体晶片装置
[0029]110:电路板
[0030]120:封装基板
[0031]130:中介板
[0032]300:解耦区
[0033]A
‑
A
’
:剖面线
[0034]CPM:主晶片
[0035]CPT:小晶片
[0036]D10:第一裸片
[0037]D11:第一连接接口
[0038]D20:第二裸片
[0039]D21:第二连接接口
[0040]BP1
‑
BP3:凸块
[0041]Cd:解耦电容
[0042]C1
‑
C3:解耦电容
[0043]Vdd:第一电力输入端
[0044]Vss:第二电力输入端
[0045]B11
‑
B15:接点
[0046]B21
‑
B25:接点
具体实施方式
[0047]以下将以附图揭露本专利技术的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本专利技术。也就是说，在本专利技术部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。
[0048]于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、
…
等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体晶片装置，其特征在于，包含：一第一裸片，包含一第一连接接口；一第二裸片，包含一第二连接接口；一中介板，该中介板的一第一侧面用以供设置该第一裸片及该第二裸片，其中该第一裸片及该第二裸片透过该第一连接接口、该中介板及该第二连接接口进行数据传输；以及一封装基板，设置于该中介板的一第二侧面，且包含一解耦电容，其中该解耦电容位于该第一连接接口及该第二连接接口之间，或者位于该第一连接接口及该第二连接接口于该封装基板上的一垂直投影区域中。2.根据权利要求1所述的半导体晶片装置，其特征在于，该第一裸片及该第二裸片透过该中介板及该封装基板接收一驱动电压，且透过该至少一解耦电容形成至少一放电路径。3.根据权利要求1所述的半导体晶片装置，其特征在于，该至少一解耦电容设置于该封装基板及该中介板之间。4.根据权利要求1所述的半导体晶片装置，其特征在于，该至少一解耦电容包含一第一解耦电容及一第二解耦电容，该第一解耦电容位于该第一裸片于该封装基板上的一第一垂直投影区域中，该第二解耦电容位于该第二裸片于该封装基板上的一第二垂直投影区域中。5.根据权利要求4所述的半导体晶片装置，其特征在于，该至少一解耦电容还包含一第三解耦电容，该第三解耦电容位于该第一垂直投影区域及该第二垂直投影区域之间。6.根据权利要求5所述的半导体晶片装置，其特征在于，该第一解耦电容、该第二解耦电容及该第三解耦电容是互相并联。7.根据权利要求1所述的半导体晶片装置，其特征在于，该第一裸片包含多个第一电源接点及至少一个第一接地接点，该第二裸片包含多个第二电源接点及至少一个第二接地接点，该些第一电源接点及该些第二电源接点透过该中介层及该封装基板接收该驱动电压，该至少一第一接地接点及该至少一第二接地接点透过该中介层、该封装基板及该至少一解耦电容形成该至少一放电路径。8.根据权利要求7所述的半导体晶片装置，其特征在于，该至少一解耦电容的位置位于该些第一电源接点的投影位置之间，或者位于该些第二电源接点的投影位置之间。9.根据权利要求1所述的半导体晶片装置，其特征在于，该第一裸片及该第二裸片运作于不同电源域。10.根据权利要求9所述的半导体晶片装置，其特征在于，该至少一解耦电容用于接收该第一裸片或该第二裸片产生的一开关杂...

【专利技术属性】
技术研发人员：杨昇帆，洪志强，李澂，林元鸿，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：