一种基于FPGA的神经元硬件系统技术方案

本发明专利技术公开了一种基于FPGA的神经元硬件系统包括第一多路选择器、控制器和神经元实现电路；第一多路选择器的输入端分别连接取值有限信号、接地和接权值地址信号，信号输出端连接神经元实现电路的取值有限信号输入端；控制器的时钟信号输入端分别连接时钟信号、复位信号和神经元实现电路的脉冲信号输出端，输出端连接神经元实现电路的复位信号输入端；神经元实现电路的权值地址信号输入端分别连接权值地址信号、时钟信号、权值有限信号和脉冲输入信号，输出端分别连接神经元硬件系统的权值输出端和神经元硬件系统的脉冲信号输出端。本发明专利技术的神经元硬件系统在FPGA上硬件化，占用资源少，功耗小，运算快；同时，利用FPGA进一步增加了运算速度。了运算速度。了运算速度。

【技术实现步骤摘要】
一种基于FPGA的神经元硬件系统


[0001]本专利技术涉及一种神经元硬件系统，具体涉及一种基于FPGA的神经元硬件系统。

技术介绍

[0002]近年来，脉冲之间依赖可塑性算法(Spike
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Time
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Dependent
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Plasticity，STDP)逐渐成为SNN模型的主流学习算法之一，并逐渐开始应用于例如FPGA和专用集成电路等硬件终端上，现阶段的研究使得软件在数据集上分类的准确率可达到98.9％。许多研究工作者开始着眼于将STDP算法与SNN模型硬件化研究，使得取得很好的分类性能的同时能够减少大数据学习分类时间。
[0003]目前，针对现有脉冲神经网络SNN图像分类模型中存在的资源占用高和运算较复杂等实际约束问题，可通过卷积归一化和首脉冲时间编码完成了从灰度图像到脉冲序列的转换，结合经典的脉冲时间依赖可塑性算法STDP与侧向抑制算法实现了网络自分类，通过引入自适应阈值保证了脉冲传递的稀疏性和学习特征的特异性，有效抑制了过拟合的出现，有利于软件算法向硬件平台的底层移植，可为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的神经元硬件系统，其特征在于：包括第一多路选择器、控制器和神经元实现电路；所述第一多路选择器的第一路信号输入端连接取值有限信号，第一多路选择器的第二路信号输入端接地，第一多路选择器的选择信号输入端连接权值地址信号，第一多路选择器的信号输出端连接神经元实现电路的取值有限信号输入端；所述控制器的时钟信号输入端连接时钟信号，控制器的复位信号输入端连接复位信号，控制器的脉冲信号输入端连接神经元实现电路的脉冲信号输出端，控制器的输出端连接神经元实现电路的复位信号输入端；所述神经元实现电路的权值地址信号输入端连接权值地址信号，神经元实现电路的权值时钟信号输入端连接时钟信号，神经元实现电路的权值有限信号输入端连接权值有限信号，神经元实现电路的脉冲信号输入端连接脉冲输入信号，神经元实现电路的权值输出端连接神经元硬件系统的权值输出端，神经元实现电路的脉冲信号输出端连接神经元硬件系统的脉冲信号输出端。2.根据权利要求1所述的一种基于FPGA的神经元硬件系统，其特征在于：所述控制器包括第二多路选择器和第一寄存器；所述第二多路选择器的第一路信号输入端接地，第二多路选择器的第二路信号输入端连接控制器的脉冲信号输入端，第二多路选择器的信号输出端连接第一寄存器的信号输入端，第二多路选择器的选择信号输入端连接第一寄存器的信号输出端；所述第一寄存器的时钟信号输入端连接控制器的时钟信号输入端，第一寄存器的置位信号输入端连接控制器的复位信号输入端，第一寄存器的信号输出端连接控制器的输出端。3.根据权利要求1所述的一种基于FPGA的神经元硬件系统，其特征在于：所述神经元实现电路包括存储器、第一比较器、第三多路选择器、第四多路选择器、第二寄存器、累加器、第三寄存器和第二比较器；所述存储器的输入端连接神经元实现电路的权值地址信号输入端，存储器的信号输出端连接第四多路选择器的第一路信号输入端；所述第一比较器的第一输入端连接神经元实现电路的权值地址信号输入端，第一比较器的第二输入端接高低电平，第一比较器的信号...

【专利技术属性】
技术研发人员：钟雪燕，韩世东，刘斌涛，辛建芳，周静，
申请(专利权)人：南京铁道职业技术学院，
类型：发明
国别省市：