本发明专利技术提供一种显示面板及显示装置，显示面板包括基体层，其厚度方向的一侧表面设有布线结构；以及，多个走线，设于基体层的布线结构上；其中，布线结构被配置为使得相邻的两个走线沿厚度方向错位布置。本发明专利技术可以增大相邻的两个走线之间的距离，降低二者之间的电容耦合效应，从而降低RC Delay现象，提高显示面板的显示效果。显示效果。显示效果。
【技术实现步骤摘要】
显示面板及显示装置
[0001]本专利技术涉及显示
，具体涉及一种显示面板及显示装置。
技术介绍
[0002]显示面板内部的金属走线之间存在着电容耦合效应，这会导致电阻
‑
电容延迟(RC Delay)，影响显示效果。因此，降低显示面板的RC Delay现象，提高显示效果，是本领域技术人员亟待解决的技术问题。
技术实现思路
[0003]本专利技术涉及一种显示面板及显示装置，以降低显示面板的RC Delay现象，提高显示效果。
[0004]本专利技术的一方面，提供一种显示面板，包括：基体层，其厚度方向的一侧表面设有布线结构；以及，多个走线，设于所述基体层的所述布线结构上；其中，所述布线结构被配置为使得相邻的两个所述走线沿所述厚度方向错位布置。
[0005]可选地，所述布线结构包括设于所述基体层的所述表面的多个台面，以所述基体层所在平面为基准面，相邻的两个所述台面在所述厚度方向上的高度不同，多个所述走线与多个所述台面一一对应，并且每一所述走线在所述基体层上的正投影落在相应的台面内。
[0006]可选地，多个所述走线沿第二方向延伸、且沿第一方向间隔排布，所述第一方向、所述第二方向和所述厚度方向两两相交；多个所述台面沿所述第二方向延伸、且沿所述第一方向排布，在所述第一方向上，任意相邻两个所述台面的所述高度不同。
[0007]可选地，多个所述台面包括多个第一台面和多个第二台面，所述第一台面的所述高度低于所述第二台面的所述高度，所述第一台面与所述第二台面交错分布，所述相邻的两个所述走线中的一者位于所述第一台面上、另一者位于所述第二台面上。
[0008]可选地，所述相邻的两个所述台面中，所述高度较低的所述台面上的所述走线背离所述基体层的表面与所述高度较高的所述台面齐平、或低于所述高度较高的所述台面、或高于所述高度较高的所述台面。
[0009]可选地，所述相邻的两个所述台面的所述高度之差与所述基体层在所述厚度方向上的厚度之比为w，0＜w≤50％。
[0010]可选地，所述相邻的两个所述台面的所述高度之差为0.1μm
‑
1μm。
[0011]可选地，所述显示面板划分有显示区和位于显示区至少一侧边处的非显示区；所述布线结构位于所述非显示区内，多个所述走线位于所述非显示区内；所述走线为显示面板内的时钟信号线。
[0012]可选地，上述显示面板包括阵列基板，所述基体层为所述阵列基板的平坦化层。
[0013]本专利技术的另一方面，提供一种显示装置，包括上述显示面板。
[0014]本专利技术中，多个走线设于基体层在第三方向上的一侧表面的布线结构上，布线结
构被配置为使得相邻的两个走线沿第三方向错位布置，这样，可以增大相邻的两个走线之间的距离，降低二者之间的电容耦合效应，从而降低RC Delay现象，提高显示面板的显示效果。
附图说明
[0015]图1为本专利技术一实施例的基体层的结构示意图；
[0016]图2为本专利技术另一实施例的基体层的结构示意图；
[0017]图3为本专利技术再一实施例的基体层的结构示意图；
[0018]图4为本专利技术一实施例的设有走线的基体层的结构示意图；
[0019]图5为本专利技术一实施例的显示面板的平面结构示意图；
[0020]图6为本专利技术一实施例的显示面板的剖面结构示意图。
[0021]附图标记说明：1：衬底；2：缓冲层；3：第一栅极绝缘层；4：第二栅极绝缘层；5：第一层间介质层；5'：基体层；6：第二层间介质层；7：像素定义层；8：封装层；9：第一电极；10：发光叠层；11：第二电极；12：走线；100：驱动薄膜晶体管；51：台面；51'：第一台面；51”：第二台面；52：连接面；101：第一半导体层；102：第一栅极；103：第一源极；104：第一漏极；200：开光薄膜晶体管；201：第二半导体层；202：第二栅极；203：第二源极；204：第二漏极；500：凹槽；501：凸起部；511：第一侧；512：第二侧；513：第一区域；514：第二区域；H1：走线的厚度；H2：凹槽的深度；L1：相邻的两个走线之间的距离；L2两个相邻的走线在第一方向上的间距；H3：基体层的厚度；PA：非显示区；AA：显示区；CLK1
‑
CLK4：时钟信号线；SIN：初始信号线；Stagel
‑
StageN：GOA驱动单元；G1‑
G
N
：栅极线；D1‑
D
x
：数据线；箭头a：第一方向；箭头b：第二方向；箭头c：第三方向；α：夹角。
具体实施方式
[0022]为使本领域技术人员更好地理解本专利技术的方案，下面对本专利技术作进一步地详细说明。以下所列举具体实施方式只是对本专利技术的原理和特征进行描述，所举实例仅用于解释本专利技术，并非限定本专利技术的范围。基于本专利技术实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本专利技术保护的范围。
[0023]显示面板内部的金属走线之间存在着电容耦合效应，这会导致电阻
‑
电容延迟(RC Delay)，影响显示效果，例如造成显示亮度不均匀等。尤其是随着显示面板的窄边框设计的发展，其内部的走线之间的间距越来越小，这样会增大金属走线之间的电容耦合效应，加重RC Delay现象。
[0024]举例来说，栅极驱动电路整合于阵列基板上(Gate Driver On Array，GOA)是一种阵列基板行驱动技术，其主要是运用显示面板的原有制程，将水平扫描线(栅极线)的驱动电路(GOA电路)制作在显示面板上，从而省去驱动水平扫描线的外接集成电路(IC)的绑定(Bonding)工艺。显示面板主要由显示区和非显示区构成，GOA电路一般设于非显示区，具体可以集成在显示区的左右两侧，随着显示面板的边框越来越窄，GOA的设计面积被压缩，其中的金属走线(如传输时钟信号的时钟信号(CLK)线)之间的间距越来越短，其侧面信号之间的电容耦合效应严重，导致较为严重的RC Delay现象，影响显示面板的显示效果，例如造成显示亮度不均匀等。
[0025]鉴于上述问题，本专利技术实施例提供一种显示面板，如图1至图5所示，该显示面板包括基体层5'，其厚度方向(其厚度方向平行于如图1至图5中的箭头c所示的方向，以下称为第三方向)的一侧表面设有布线结构；以及，多个走线12，设于基体层5'的布线结构上；其中，布线结构被配置为使得相邻的两个走线12沿第三方向错位布置。
[0026]相对于将这些走线12并排设置，本申请的方案使设于基体层5'同一侧的多个走线12沿第三方向错位布置，可以增大相邻的两个走线12之间的距离L1，降低二者之间的电容耦合效应，从而降低RC Delay现象，提高显示面板的显示效果。尤其地，对于窄边框的显示面板来说，在电路面积被压缩以实现窄边框的同时，可以增大走线(如传输时钟信号的时钟信号(CLK)线)之间的距离，显著降低电容耦合本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种显示面板，其特征在于，包括：基体层，其厚度方向的一侧表面设有布线结构；以及，多个走线，设于所述基体层的所述布线结构上；其中，所述布线结构被配置为使得相邻的两个所述走线沿所述厚度方向错位布置。2.根据权利要求1所述的显示面板，其特征在于，所述布线结构包括设于所述基体层的所述表面的多个台面，以所述基体层所在平面为基准面，相邻的两个所述台面在所述厚度方向上的高度不同，多个所述走线与多个所述台面一一对应，并且每一所述走线在所述基体层上的正投影落在相应的台面内。3.根据权利要求2所述的显示面板，其特征在于，多个所述走线沿第二方向延伸、且沿第一方向间隔排布，所述第一方向、所述第二方向和所述厚度方向两两相交；多个所述台面沿所述第二方向延伸、且沿所述第一方向排布，在所述第一方向上，任意相邻两个所述台面的所述高度不同。4.根据权利要求2所述的显示面板，其特征在于，多个所述台面包括多个第一台面和多个第二台面，所述第一台面的所述高度低于所述第二台面的所述高度，所述第一台面与所述第二台面交错分布，所述相邻的两个所述走线中的一者位于所述第一台面上、另一者位于所...
【专利技术属性】
技术研发人员：张立祥，
申请(专利权)人：昆山国显光电有限公司，
类型：发明
国别省市：
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