【技术实现步骤摘要】
集成电路、数据暂存器装置及触发器电路
[0001]本专利技术是有关于触发器，且特别是有关于一种集成电路、数据暂存器装置及触发器电路。
技术介绍
[0002]触发器(Flip flop)(或触发器(flip
‑
flop))电路广泛地用于数字电路以存储数据。触发器电路的功率、延迟以及可靠性直接影响形成于半导体芯片上的整个集成电路的效能及容错。举例而言，在高速电路系统中，时钟脉冲周期随电路系统变得更快而变得更短。当触发器电路在时钟脉冲周期内接收数据时，触发器电路需要较快地起作用。此外，漏电流可改变锁存于触发器电路中的数据。因此，需要提供具有高速及高可靠性的触发器电路。
技术实现思路
[0003]本公开描述用于管理例如具有高速和高可靠性(诸如锁存数据稳定性及装置失配容限)的触发器电路的系统及技术，其可实施于高速存储器装置，例如双倍数据速率(Double Data Rate；DDR)存储器装置中。
[0004]本公开的一个方面提供一种集成电路，包含：第一子电路，具有第一输入节点、第一输出节点以...
【技术保护点】
【技术特征摘要】
1.一种集成电路，其特征在于，包括：第一子电路，具有第一输入节点、第一输出节点以及所述第一输入节点与所述第一输出节点之间的第一内部节点；第二子电路，具有第二输入节点、第二输出节点以及所述第二输入节点与所述第二输出节点之间的第二内部节点；以及第三子电路，耦接于所述第一子电路的所述第一内部节点与所述第二子电路的所述第二内部节点之间，且经组态以：处于不导通状态来以导电方式断开所述第一内部节点及所述第二内部节点；以及处于导通状态来以导电方式连接所述第一内部节点及所述第二内部节点，使得所述第一输出节点处的第一输出对应于所述第二输入节点处的第二输入，且所述第二输出节点处的第二输出对应于所述第一输入节点处的第一输入。2.根据权利要求1所述的集成电路，其特征在于，所述第一子电路及所述第二子电路中的每一者经组态以接收电源电压，且其中所述第三子电路经组态以接收不同于所述电源电压的偏压电压。3.根据权利要求2所述的集成电路，其特征在于，所述第一子电路包括与所述第一内部节点及所述第一输出节点耦接的第一晶体管，且所述第二子电路包括与所述第二内部节点及所述第二输出节点耦接的第二晶体管，其中所述第三子电路包括第三晶体管，所述第三晶体管具有：经组态以接收所述偏压电压的栅极端子、耦接至所述第一内部节点的源极端子以及耦接至所述第二内部节点的漏极端子，且其中所述第三晶体管经组态以：接通以将所述第三子电路变成所述导通状态，且断开以将所述第三子电路变成所述不导通状态。4.根据权利要求3所述的集成电路，其特征在于，所述第一子电路及所述第二子电路中的每一者具有时钟脉冲输入节点，所述时钟脉冲输入节点经组态以接收具有第一状态及第二状态的时钟脉冲信号，其中，当所述时钟脉冲输入节点处于所述第一状态时，所述第一晶体管及所述第二晶体管接通，所述第三晶体管断开，且所述第一内部节点处的电压与所述第二内部节点处的电压彼此独立，且其中，当所述时钟脉冲输入节点自所述第一状态切换至所述第二状态时，所述第三晶体管接通，使得电流经由所述第三晶体管自所述第一内部节点及所述第二内部节点中的一者流向所述第一内部节点及所述第二内部节点中的另一者，以使得所述第一输出节点处的所述第一输出对应于所述第二输入节点处的所述第二输入且所述第二输出节点处的所述第二输出对应于所述第一输入节点处的所述第一输入。5.根据权利要求3所述的集成电路，其特征在于，所述第一晶体管、所述第二晶体管以及所述第三晶体管中的每一者均为p型晶体管，且其中所述偏压电压经组态以在如以下的电压范围内：最大(V
TH1
，V
TH2
)
‑
V
TH3
＜V
BIAS
＜V
DD
‑
V
TH3
，其中V
DD
及V
BIAS
分别表示所述电源电压及所述偏压电压，V
TH1
、V
TH2
以及V
TH3
分别表示所述
第一晶体管、所述第二晶体管以及所述第三晶体管的阈值电压。6.根据权利要求1所述的集成电路，其特征在于，包括触发器，所述触发器具有所述第一子电路、所述第二子电路以及所述第三子电路，其中所述第二输入与所述第一输入互补。7.一种数据暂存器装置，其特征在于，包括：接口，经...
【专利技术属性】
技术研发人员：杨尚辑，高晖曜，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：
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