三维阵列装置制造方法及图纸

一种在高度方向上具有多个层的三维阵列装置，包括位于第一层的第一二维阵列电路和与所述第一二维阵列电路在俯视视角下重叠的第二二维阵列电路，该第二二维阵列电路位于与所述第一层相邻的第二层。所述第一二维阵列电路和所述第二二维阵列电路分别具有第一布线组、向所述第一布线组输入信号的输入部、与所述第一布线组交叉的第二布线组、以及从所述第二布线组输出信号的输出部，所述第一二维阵列电路中的所述输出部与所述第二二维阵列电路中的所述输入部在俯视视角下重叠，并且以能够进行信号收发的方式来连接。信号收发的方式来连接。信号收发的方式来连接。

【技术实现步骤摘要】
【国外来华专利技术】三维阵列装置


[0001]本专利技术的一个实施方式涉及三维阵列装置，特别涉及层叠存储单元阵列电路的三维阵列装置。

技术介绍

[0002]近年来，以计算机性能的飞跃性的提高以及深度学习的发展为背景，目前正在研究将神经网络多层化的深度神经网络。图30为示出一般的神经网络的结构的图。在图30中，神经元对N个输入Xi(统称为x)与权重Wi(统称为w)的积和运算Σ(Xi*Wi)进行激活函数f(k)(统称为k＝1,2,...，f)的非线性运算。在深度神经网络中，输入x通过输入层(Input Layer)的神经元进行积和运算，将其转换为中间输出1。中间输出1通过隐藏层(Hidden Layer 1)的神经元进行积和运算转换为中间输出2。在类似的重复工作之后，通过输出层(Output Layer)的神经元转换为最终输出y。
[0003]如上所述，在深度神经网络中，通过重复进行如下过程来学习：进行大量的积和运算来评价误差，并且更新权重。因此，如果使用传统的冯诺伊曼架构的半导体芯片，则存在由存储器与CPU或GPU之间的通信所产生的功耗较大的问题。因此，采用被称为神经形态计算或内存计算的非冯诺伊曼式架构的非易失性存储芯片受到关注。具有在字线和位线的交点配置了非易失性存储元件的交叉开关(crossbar)结构的二维阵列电路，其中对于存储在各个非易失性存储器中的数据，能够读取位线方向的积和运算结果作为输出。这种内存计算的手法从1980年代开始在神经网络的模拟电路安装中被采用(非专利文献1)。例如，使用以ReRAM(Resistive Random Access Memory)为基础的非易失性存储芯片的神经网络来进行从器件级到系统级的广泛研究。ReRAM具有被称为存储流过元件的电荷量、使电阻值发生变化的忆阻器的元件的功能，因此也可以用模拟值(而不是0或1的二进制值)来控制神经网络的权重Wi。
[0004]深度神经网络被设想作为支持AI(Artificial Intelligence)应用的关键技术嵌入到各种器件中。因此，提议容易安装在数字硬件上的二进制神经网络。作为非易失性存储器，可以使用ReRAM，MRAM或PCRAM等。特别是，使用ReRAM为基础的二进制神经网络除了能够使用上述模拟值的权重以外，还具有稳定性良好、噪声裕度宽广、测试容易性高等优点。二进制神经网络中用于加权和计算(weighted sum calculation)的XNOR运算能够简单地实现为使用ReRAM单元的内存计算。
[0005]二进制神经网络由于将权重值和激活值二值化，所以具有表达能力低的缺点。因此，二进制神经网络一般通过增大网络尺寸来提高运算精度。但是，在进行大规模的并列输入输出时，在二维的二进制神经网络中，存在导致内存占用量(footprint)增加的问题。因此，现在人们也在进行由二维神经网络层叠而成的三维神经网络的研究。例如，提出了一种3D层叠结构的元件，其交替层叠突触核心层和互连层，并通过硅贯通电极(TSV)在层之间连接(专利文献1)。这样，通过用3D层叠结构的元件实现神经网络，在提高面积效率的同时，通过使内存计算成为可能，能够实现低消费电力化。
[0006]现有技术文献
[0007]专利文献：【专利文献1】美国专利申请公布第2019/0318230号的说明书；
[0008]非专利文献：【非专利文献1】森江隆，“神经形态系统与物理器件”，应用物理，社团法人应用物理学会，2019年，第88卷，第7号，第481
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485页。

技术实现思路

[0009]本专利技术所要解决的问题
[0010]传统技术的三维神经网络为了在构成二维神经网络的层之间进行连接，需要使用借助于互连层的TSV和引线键合等手法进行电连接，而难以实现垂直集成化。另外，将用于内存计算的非易失性存储芯片在三维方向上层叠时，如果将下层的神经网络的输出端子和上层的神经网络的输入端子相连接的互连层或引线键合的布线变长，就会导致相应的信号延迟和消耗电力的增加。
[0011]本专利技术的课题之一在于提供一种实现低延迟、低能量损耗的神经网络的三维阵列装置。
[0012]解决问题所采用的措施
[0013]本专利技术的一个实施方式中的三维阵列装置为一种在高度方向上具有多个层的三维阵列装置并具备位于第一层的第一二维阵列电路、以及位于与所述第一层相邻的第二层并与所述第一二维阵列电路在俯视视角下重叠的第二二维阵列电路，所述第一二维阵列电路以及所述第二二维阵列电路分别具有：第一布线组；向所述第一布线组输入信号的输入部；与所述第一布线组交叉的第二布线组；以及从所述第二布线组输出信号的输出部，所述第一二维阵列电路中的所述输出部与所述第二二维阵列电路中的所述输入部在俯视视角下重叠，并且以能够进行信号收发的形式连接。
[0014]本专利技术的一个实施方式中的三维阵列装置为一种在高度方向上具有多个层的三维阵列装置并具备位于第一层的第一二维阵列电路、以及位于与所述第一层相邻的第二层并与所述第一二维阵列电路在俯视视角下重叠的第二二维阵列电路，所述第一二维阵列电路以及所述第二二维阵列电路分别具有:第一布线组；向所述第一布线组输入信号的输入部；与所述第一布线组交叉的第二布线组；以及从所述第二布线组输出信号的输出部,所述第一二维阵列电路中的所述输出部位于比所述第二二维阵列电路中的所述输出部更靠近所述第二二维阵列电路中的所述输入部的位置,并且与所述第二二维阵列电路中的所述输入部以能够进行信号收发的方式来连接，所述第一二维阵列电路中的所述第二布线组延伸的方向与所述第二二维阵列电路中的所述第一布线组延伸的方向大致平行。
[0015]所述第一二维阵列电路中的所述输入部在俯视视角下可以不与所述第二二维阵列电路中的所述输出部重叠。
[0016]所述第一二维阵列电路中的所述输出部可以通过通孔与所述第二二维阵列电路中的所述输入部电连接。
[0017]所述第一二维阵列电路以及所述第二二维阵列电路可以为存储单元阵列电路。在这种情况下，所述第一布线组可以为由字线构成的布线组。所述第二布线组也可以为由位线所构成的布线组。
[0018]所述存储单元阵列电路可以在每个存储单元中包括至少一个可变电阻式存储器
和至少一个选择晶体管。此时，所述可变电阻式存储器可以具有含有氧化铪的介电层。所述选择晶体管可以具有由含有IGZO的氧化物半导体所构成的沟道。
附图说明
[0019]图1为示出本专利技术的第一实施方式的三维阵列装置的结构的图。
[0020]图2为示出第一实施方式的二维阵列电路的结构的图。
[0021]图3为示出二维阵列电路中的输入部以及输出部的位置的变化的示意图。
[0022]图4为示出第一实施方式的三维阵列装置中的存储单元的结构的横截面图。
[0023]图5为示出第一实施方式的三维阵列装置的结构的放大截面图。
[0024]图6为示出图3(A)所示的二维阵列电路的存储单元中的布图(layout)的附图代用照片。...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种在高度方向上具有多个层的三维阵列装置，包含:位于第一层的第一二维阵列电路；以及位于与所述第一层相邻的第二层，并且在俯视视角下与所述第一二维阵列电路重叠的第二二维阵列电路，其中所述第一二维阵列电路以及所述第二二维阵列电路分别具有第一布线组、向所述第一布线组输入信号的输入部、与所述第一布线组交叉的第二布线组、以及从所述第二布线组输出信号的输出部，所述第一二维阵列电路中的所述输出部与所述第二二维阵列电路中的所述输入部在俯视视角下重叠，并且以能够进行信号收发的方式来连接。2.一种在高度方向上具有多个层的三维阵列装置，包含:位于第一层的第一二维阵列电路；以及位于与所述第一层相邻的第二层，并且在俯视视角下与所述第一二维阵列电路重叠的第二二维阵列电路，其中所述第一二维阵列电路以及所述第二二维阵列电路分别具有第一布线组、向所述第一布线组输入信号的输入部、与所述第一布线组交叉的第二布线组、以及从所述第二布线组输出信号的输出部，所述第一二维阵列电路中的所述输出部位于比所述第二二维阵列电路中的所述输出部更靠近所述第二二维阵列电路中的所述输入部的位置，并且与所述第二二维阵列电路中的所述输入部...

【专利技术属性】
技术研发人员：小林正治，平本俊郎，武继旋，
申请(专利权)人：国立研究开发法人科学技术振兴机构，
类型：发明
国别省市：