基于FPGA的多片DAC脉冲输出同步与相位调节方法及系统技术方案

本发明专利技术公开了一种基于FPGA的多片DAC脉冲输出同步与相位调节方法及系统，该方法通过配置FPGA构建触发信号处理模块、时钟配置模块、DAC同步配置模块、相位调节模块以及多个波形存储模块；其中，触发信号处理模块使触发信号分别到达时钟配置模块和每个波形存储模块的路径延时一致；时钟配置模块和DAC配置模块使多个DAC的输出保持同步；相位调节模块根据上位机下发的每个DAC对应的延时值，而分别对每个DAC对应的波形数据进行延时处理，并将延时处理后的波形数据分别输出给各个DAC。因此，本发明专利技术不仅可基于FPGA内部资源实现相位调节，且无需查看上电后初始相位，可根据使用场景，调节多片DAC射频输出之间的相位差，以保持多路射频脉冲信号的同步性。射频脉冲信号的同步性。射频脉冲信号的同步性。

【技术实现步骤摘要】
基于FPGA的多片DAC脉冲输出同步与相位调节方法及系统


[0001]本专利技术涉及量子测控
，特别涉及一种基于FPGA的多片DAC脉冲输出同步与相位调节方法及系统。

技术介绍

[0002]量子计算机的工作原理为：通过量子测控系统对量子芯片上制备的量子比特Qubit进行操控，实现某种量子算法，并通过量子测控系统读取量子比特的测量输出而获得计算的结果。其中，量子测控系统主要由低噪声精密电压单元、脉冲发生单元、射频脉冲单元、反射测量单元、高精密微波源等多个功能单元来构成测控通道，每个测控通道用于对应一个量子比特的操控与测量。而为了实现更多量子比特的量子计算，就必须要求量子测控系统具有足够多的测控通道，来支持更多量子比特的操控与测量。
[0003]其中，射频脉冲单元产生一路射频脉冲信号的原理如图1所示，将波形数据缓存至RAM，然后会根据触发信号，将RAM中缓存的波形数据输出至数模转换器(DAC)，DAC根据波形数据实时产生波形信号，最后由射频前端单元(RF)根据DAC输出的波形信号生成相应地射频脉冲信号；由于射频脉冲单元产生的射频脉冲信号用于实现量子比特Qubit的操控，直接影响其操控的保真度fidelity，而对于多个量子比特Qubit的操控，射频脉冲单元输出的多路射频脉冲信号必须保持同步性，即要求到达设备的时间是一致的。
[0004]目前采用的方案为：在每次设备上电之后，先查看各个通道DAC输出的初始相位，进而根据该初始相位确定相位调节值，而该相位调节值一部分通过DAC本身功能实现调节，另一部分通过额外的延时芯片进行调节。但是，由于每次设备上电均需要查看各个通道DAC输出的初始相位，将增加设备调试的时间，而且相位调节范围受限于DAC芯片和延时芯片，极大地限制了使用场景。

技术实现思路

[0005]鉴于以上所述现有技术的不足，本专利技术的目的在于：提供一种基于FPGA的多片DAC脉冲输出同步与相位调节方法，通过FPGA内部资源实现相位调节，且无需查看上电后初始相位，即可根据使用场景变化及需求，灵活更改多片DAC射频输出之间的相位差，实现多路射频脉冲信号的同步性。
[0006]为实现上述专利技术目的，本专利技术提供以下技术方案：
[0007]一种基于FPGA的多片DAC脉冲输出同步与相位调节方法，其包括：
[0008]配置FPGA构建触发信号处理模块、时钟配置模块、DAC配置模块、相位调节模块以及多个波形存储模块；其中，
[0009]所述触发信号处理模块被配置为对输入的触发信号进行处理，使所述触发信号分别到达所述时钟配置模块和每个所述波形存储模块的路径延时一致；
[0010]所述时钟配置模块被配置为将外部输入的时钟信号与所述触发信号同步，并在同步完成后反馈使能信号至所述DAC配置模块；
[0011]所述DAC配置模块被配置为接收到所述使能信号后，配置多个DAC的输出保持同步；而且，每个DAC的时钟由所述外部输入的时钟信号提供；
[0012]每个所述波形存储模块被配置为接收到上位机下发的波形播放命令后，若采集到的触发信号为1时，将波形数据输出至所述相位调节模块，若采集到的触发信号为0时，则停止输出；
[0013]所述相位调节模块被配置为根据上位机下发的每个DAC对应的延时值，而分别对由各个所述波形存储模块输出给对应DAC的波形数据进行延时处理，并将延时处理后的波形数据分别输出给各个DAC。
[0014]根据一种具体的实施方式，本专利技术基于FPGA的多片DAC脉冲输出同步与相位调节方法中，每个DAC对应的延时值的计算方式为：
[0015]确定射频脉冲单元输出的射频脉冲信号分别到达n个设备所需要的相位(M1，M2，
……
Mn)；
[0016]确定所述相位调节模块的相位调节步进K，其中，K＝1/DAC采样率；
[0017]计算每个DAC对应的延时值(D1，D2，
……
Dn)；其中，Dn＝(Mn
‑
N)/K，N＝min(M1，M2，
……
Mn)。
[0018]基于同一专利技术构思，本专利技术还提供一种基于FPGA的多片DAC脉冲输出同步与相位调节系统，其包括：上位机、时钟源、触发源以及FPGA；其中，
[0019]所述上位机，用于下发波形数据、波形播放命令以及每个DAC对应的延时值；
[0020]所述时钟源，用于为所述FPGA和多个DAC提供时钟信号；
[0021]所述触发源，用于为所述FPGA提供触发信号；
[0022]所述FPGA包括：触发信号处理模块、时钟配置模块、DAC配置模块、相位调节模块以及多个波形存储模块；其中，
[0023]所述触发信号处理模块被配置为对所述触发源提供的触发信号进行处理，使所述触发信号分别到达所述时钟配置模块和每个所述波形存储模块的路径延时一致；
[0024]所述时钟配置模块被配置为将所述时钟源提供的时钟信号与所述触发信号同步，并在同步完成后反馈使能信号至所述DAC配置模块；
[0025]所述DAC配置模块被配置为接收到所述使能信号后，配置多个DAC的输出保持同步；而且，每个DAC的时钟由所述时钟源供；
[0026]每个所述波形存储模块被配置为接收到所述上位机下发的波形播放命令后，若采集到的触发信号为1时，将波形数据输出至所述相位调节模块，若采集到的触发信号为0时，则停止输出；
[0027]所述相位调节模块被配置为根据所述上位机下发的每个DAC对应的延时值，而分别对由各个所述波形存储模块输出给对应DAC的波形数据进行延时处理，并将延时处理后的波形数据分别输出给各个DAC。
[0028]根据一种具体的实施方式，本专利技术基于FPGA的多片DAC脉冲输出同步与相位调节系统中，所述上位机计算每个DAC对应的延时值的方式为：确定射频脉冲单元输出的射频脉冲信号分别到达n个设备所需要的相位(M1，M2，
……
Mn)；
[0029]确定所述相位调节模块的相位调节步进K，其中，K＝1/DAC采样率；
[0030]计算每个DAC对应的延时值(D1，D2，
……
Dn)；其中，Dn＝(Mn
‑
N)/K，N＝min(M1，
M2，
……
Mn)。
[0031]与现有技术相比，本专利技术的有益效果：
[0032]本专利技术基于FPGA的多片DAC脉冲输出同步与相位调节中，通过配置FPGA构建触发信号处理模块、时钟配置模块、DAC同步配置模块、相位调节模块以及多个波形存储模块；其中，触发信号处理模块使触发信号分别到达时钟配置模块和每个波形存储模块的路径延时一致；时钟配置模块和DAC配置模块使多个DAC的输出保持同步；相位调节模块根据上位机下发的每个DAC对应的延时值，而分别对由各个波形存储模块输出给对应DAC的波形数据进行延时处理，并将延时处理后的波形数据分别输出给各个DAC。因此，本专利技术能够基于FP本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的多片DAC脉冲输出同步与相位调节方法，其特点在于，包括：配置FPGA构建触发信号处理模块、时钟配置模块、DAC同步配置模块、相位调节模块以及多个波形存储模块；其中，所述触发信号处理模块被配置为对输入的触发信号进行处理，使所述触发信号分别到达所述时钟配置模块和每个所述波形存储模块的路径延时一致；所述时钟配置模块被配置为将外部输入的时钟信号与所述触发信号同步，并在同步完成后反馈使能信号至所述DAC配置模块；所述DAC配置模块被配置为接收到所述使能信号后，配置多个DAC的输出保持同步；而且，每个DAC的时钟由所述外部输入的时钟信号提供；每个所述波形存储模块被配置为接收到上位机下发的波形播放命令后，若采集到的触发信号为1时，将波形数据输出至所述相位调节模块，若采集到的触发信号为0时，则停止输出；所述相位调节模块被配置为根据上位机下发的每个DAC对应的延时值，而分别对由各个所述波形存储模块输出给对应DAC的波形数据进行延时处理，并将延时处理后的波形数据分别输出给各个DAC。2.如权利要求1所述的基于FPGA的多片DAC脉冲输出同步与相位调节方法，其特点在于，每个DAC对应的延时值的计算方式为：确定射频脉冲单元输出的射频脉冲信号分别到达n个设备所需要的相位(M1，M2，
……
Mn)；确定所述相位调节模块的相位调节步进K，其中，K＝1/DAC采样率；计算每个DAC对应的延时值(D1，D2，
……
Dn)；其中，Dn＝(Mn
‑
N)/K，N＝min(M1，M2，
……
Mn)。3.一种基于FPGA的多片DAC脉冲输出同步与相位调节系统，其特征在于，包括：上位机、时钟源、触发源以及FPGA；其中，所述上位机，...

【专利技术属性】
技术研发人员：许凡，邹小波，俞佳敏，黄维，肖鹏，邓彦东，
申请(专利权)人：成都中微达信科技有限公司，
类型：发明
国别省市：