区域阵列零件的共用通路退耦制造技术

一种用于安装高性能的球栅阵列（ＢＧＡ）器件，而将退耦电容器安装在印刷线路板（ＰＷＢ）上的方法。连接ＢＧＡ器件的通路阵列经过改良。改良就是使所述通路阵列的一排的至少一部分失去至少二个相邻的通路。该失去的通路被在相邻的排中的相应的共用通路代替，并且该共用通路与电源供给或电源返回连接。该共用通路在所述ＰＷＢ的另一侧面上还带有通路衬垫，并且退耦电容器电气上可连接在一对通路衬垫的两端，以便在二个相邻的通路中，使电源供给和电源返回退耦。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及高性能的IC(集成电路)封装，特别是涉及便于球栅阵列(BGA)式封装的退耦或终止。
技术介绍
对高密度，高集成度，多功能和高性能的电子电路的要求使电子器件的封装，基板设计和安装技术大大发展。封装技术的发展可生产间距更小和引脚数更多的集成电路。例如，最近几年来，在ASIC(应用特定集成电路)上的引线(I/O引脚)数达到800～1800。引线形成占据IC“背面”整个面积的图形，今天其1.00mm的间距是很普通的。为了满足具有较多的引线数和较小的固定点的封装的要求，开发了格栅阵列封装，例如球栅阵列(BGAs)，塑料BGAs(PBGAs)，有机LAN格栅阵列(OLGAs)等。BGA封装典型地具有排列成从组件底部突出的焊锡球阵列的引线(或引脚或I/O终端)。这些终端钎焊在位于电子线路基板的表面上的多个衬垫/球上。为了改善在信号触点上的信号质量，选择特定的电源和接地引线。印刷线路板(PWBs)，例如印刷电路板，芯片载体或多芯片组件，为电子线路基板的众所周知的例子。PWBs通常包括层叠在一起的导电和介电材料层。一些层包括用技术上熟知的方法制备的，在介电质层上的轨迹或信号线，由放置在介电质层上的金属片构成的一些接地和一些电源平面。PWBs的设计是与ICs和电子零件的设计平行进行的。这样，为了容纳设计带有给定间距(1.27mm、1.00mm、0.8mm或更小)的ICs和零件的路线，ICs和零件的轨迹之间和该轨迹与安装衬垫之间允许的距离必需相应地减小，同样轨迹的宽度也必须相应地减小。ICs和零件的通路与安装衬垫的设计与位置也是有关系的。在PWBs上作出通路，以便在内层上形成路线，以及使ICs和安装在板的相反侧上的零件之间进行电气连接。当用于安装零件时，相应的通路带有可保证电气连接的衬垫。另一种方式是，通路在一个短的“八字试块”连接上可与相邻的球触点垫连接，以便与IC或零件上的相应的球连接。有各种形式的通路。例如，电镀的通孔(PTH)通路穿过该板。一般，不通的通路从板表面层只穿过几个层，而埋藏的通路连接在该板的二个内部层上的轨迹。还知道电路高性能工作所需要的退耦电容器必需安装得尽可能靠近IC。IC正常工作所需要的电容器数目不但随着IC组件中的电路数目，而且随着在相应的IC封装上的电源和接地连接的数目而增加。这是不容易的，因为在IC下面的区域被用于使IC与板连接的通路阵列占据。因为许多电源和接地通路在阵列的中间，由于阵列的通路之间(间距)很小，因此在阵列内的路线数目有限制。当IC的集成度较大时，IC的接地和电源连接的数目增加，使这个问题更复杂。另外，对于不同的IC，IC接地和电源引脚的布局是不同的，因此对于退耦的电容器需要提供特殊的安装方法。结果，今天，为了安装BGA器件和相应的退耦电容器拥有各种方法。这些方法取决于电源和接地引线的位置，间距，被IC器件占据的面积大小，板上的衬垫尺寸，用于通路的形式和工艺等。最好，当安装时，退耦电容器放置在板的IC面的背面上。然而，因为通路非常接近，通常在该板的背面上的通路阵列内没有空间。目前使用的一个方法由用于“在衬垫中的通道(ViP)”方案的PTH(电镀通孔)通路组成。在这种情况下，通路从板的前面直的到达板的背面，并且电容器放置在板的“背面”上。在这种情况下，假设通路数不能减少和电容器必需尽可能靠近地与电源和接地焊点连接。这种方法的缺点是要求IC的电源和接地引脚的形式非常特殊。另外，为了适应电容器的尺寸，需要退耦的电源和接地引脚需要由信号或不使用的引脚隔开。这个引脚被退耦电容器的体覆盖，因此不能接近进行测试。另外，在该阵列中的电源和接地PTH必需带有衬垫使给路线留下的空间小，不能布线电容器和相邻的不使用通路之间的连接。另外，由于该方法要求在一排/列电容器之间没有通路行/列，因此可以这样安装的退耦电容器的数目有限制。在最近的设计中目前使用的另一种方法使用先进的PWB工艺。这个方法由在PWB上使用HDI，使不通的和埋藏的通路综合，以便可以进入BGA零件的背面组成。这个方法使设计的自由度最大。在这种情况下，由于前面至背面的连接可以使用许多综合，因此不需要指定零件间距，引脚布局和电容器尺寸。还可以使装入所拥有的空间中的退耦电容器的数目为最大。然而，由于板的成本可能较高，因此这可增加产品的成本。还已知在板的安装IC面的“背面”上的通路阵列中设置路线通道，如在2003年10月2日公布的美国专利申请公报2003/0183419A1(Miller等人)中所述那样。这个专利申请说明了通路列和排的图形，每一个通路在一个短的连接上带有一个衬垫。该衬垫配置在通路的列和排之间，使得连接形成一定角度。通过改变二个相邻排的二个通路的衬垫角度，可以得到在二个通路列(或二个排)之间的一个路线通道。例如，如果在右列中的通路的连接与水平线成45°角，则左列中的通路的连接形成135°角的一个补角。如其名字所指示的，该通道用于为该阵列的核心处的通路布线。寻找高性能芯片封装的退耦电容器安装的新的和可接受的方法经常是一场斗争。如所讨论的，这是因为使用比先前设计较紧的间距以及不同的电源和接地结构的新封装的改变引起的。另外，可安装退耦电容器的位置由在相应的印刷电路板上的电路布局和通路结构的总的构型决定的。结果当引入新的组件时，需要引入新的方法。因此需要可以更成功地实现和进一步改善的格栅阵列安装和封装技术的1.27mm、1.00mm和0.8mm间距及其以下的BGA零件的改善的退耦方法。
技术实现思路
本专利技术的目的是要提供一种退耦方法，它可使在日益增加的BGA器件数目中使用的共用通路的配置更合理，从而全部或部分地消除先前技术方法的缺点。因此，本专利技术旨在提供一种可将高性能的球栅阵列(BGA)器件安装在PWB的一侧上的印刷线路板(PWB)。该印刷线路板包括一个改良的通路阵列。改良就在于一列或一行通路的至少一部分被相邻排中的相应的共用通路代替，并且该共用通路与电源供给或电源返回连接；另外，每一个共用通路的通路衬垫的一部分位于PWB的另一侧上，从而可使一个退耦电容器连接在该通路衬垫的两端，使得在二个相邻通路对电源供给和电源返回退耦。另外，本专利技术还提供一种安装高性能的集成电路的印刷线路板(PWB)。该PWB包括在其顶面上，带有球形连接衬垫的BGA列和BGA行的改良的球栅阵列(BGA)接触面图形；电镀通孔(PTH)通路的改良的通路阵列。同时，每一个通路列Col(n)排列在二个相应的BGA列C(11)和C(n+1)之间，并每一个通路排R(k)排列在二个相应的BGA排r(k)和r(k+1)之间，其中放置在该改良的通路阵列的依次的通路排R(k)至R(k+2m-1)上的通路列Col(n)的2m个通路数目减少，以便得到在PWB背面上的自由空间。另外，与列Col(n)相邻和放置在通路阵列的依次的排R(k)至R(k+2m-1)上的通路列C(n+1)中的2m个相应的通路为共用通路。另外，本专利技术还提供了将退耦电容器安装在印刷线路板(PWB)上的方法。该PWB具有将BGA器件安装在一个侧面上的接触面图形和使BGA器件与PWB连接的通路阵列。该方法包括减小通路阵列的第一排的一部分中至少二个相邻通路的数目；用与第一排相邻的第二排中的一对共用通路代替该数本文档来自技高网...

【技术保护点】
一种印刷线路板（ＰＷＢ），用于在所述的ＰＷＢ的一个侧面上安装高性能的球栅阵列（ＢＧＡ）器件，包括：　　　　一个改良的通路阵列；改良在于所述通路阵列的一行的至少一部分失去至少二个相邻的通路，其中该失去的通路被相邻行中的相应的共用通路代替，所述共用通路与电源供给或电源返回连接；和　　　　位于所述ＰＷＢ的另一侧面上，在所述部分中的每一个所述共用通路的通路衬垫；　　　　这样，退耦电容器可以电气上连接在通路衬垫的所述对的两端，使得在所述二个相邻通路中，电源供给和电源返回退耦。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：亚历克斯L钱，保罗布朗，查尔斯M埃利奥特，
申请(专利权)人：阿尔卡特公司，
类型：发明
国别省市：FR[法国]