【技术实现步骤摘要】
【国外来华专利技术】经由具有深度学习加速器和随机存取存储器的可移除式媒体的监控摄像头升级
[0001]相关申请
[0002]本申请案要求2020年6月19日申请的且标题为“经由具有深度学习加速器和随机存取存储器的可移除式媒体的监控摄像头升级(Surveillance Camera Upgrade via Removable Media having Deep Learning Accelerator and Random Access Memory)”的第16/906,253号美国专利申请的优先权,其全部公开内容特此以引用的方式并入本文中。
[0003]本文所公开的至少一些实施例大体上涉及监控摄像头,且更具体地但不限于由人工神经网络(ANN)供电的智能监控摄像头,所述人工神经网络例如通过机器学习和/或深度学习配置的ANN。
技术介绍
[0004]人工神经网络(ANN)使用神经元网络来处理到网络的输入,且产生来自网络的输出。
[0005]举例来说,网络中的每一神经元接收一组输入。到神经元的一些输入可以是网络中的某些神经元的输出;且到神经元的一些输入可以是提供给神经网络的输入。网络中的神经元当中的输入/输出关系表示网络中的神经元连接性。
[0006]举例来说,每一神经元可分别针对其输入具有偏置、激活函数和一组突触权重。激活函数可呈阶跃函数、线性函数、对数S型(log
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sigmoid)函数等形式。网络中的不同神经元可具有不同激活函数。
[0007]举例来说,每一神经元可产生其输入和其 ...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种装置,其包括:随机存取存储器,其配置成存储表示人工神经网络的权重的第一数据且存储表示具有矩阵操作数的指令的第二数据,所述指令能够执行以使用表示所述人工神经网络的所述权重的所述第一数据实施所述人工神经网络的矩阵计算;主机接口,其配置成将所述装置作为可移除式存储媒体呈现给监控摄像头,其中所述监控摄像头配置成经由所述主机接口将表示视频流的一部分的第三数据写入到所述随机存取存储器中;以及至少一个处理单元,其与所述随机存取存储器耦合且配置成执行所述指令以至少部分地基于存储于所述随机存取存储器中的所述第一数据和所述第三数据而产生视频分析作为所述人工神经网络的输出;其中所述装置配置成基于所述视频分析将输入数据提供到连接到所述监控摄像头的计算机系统。2.根据权利要求1所述的装置,其进一步包括:视频编码器,其耦合到所述随机存取存储器且配置成基于所述视频流的所述部分和所述视频分析产生经压缩视频;其中所述装置进一步配置成存储所述经压缩视频作为所述视频流的所述部分的替代物。3.根据权利要求2所述的装置,其中所述视频分析包含像素概率模型、图片内预测、图片间预测、跨通道预测或概率分布预测、变换、环路后滤波、环路内滤波、下采样、上采样或编码优化或其任何组合的识别。4.根据权利要求3所述的装置,其中所述视频分析进一步包含物件、人或特征的识别、分类或类别,以及所述物件、人或特征的位置和大小;且所述视频编码器配置成基于所述识别、分类或类别且基于所述位置和大小使用对所述经压缩视频中的内容的描述来对所述经压缩视频进行注释。5.根据权利要求4所述的装置,其中所述视频编码器配置成基于所述视频分析从所述视频流的所述部分提取表示所述物件、人或特征的图像或片段,且根据从所述视频流的所述部分提取的所述图像或片段构建所述经压缩视频。6.根据权利要求4所述的装置,其中到所述计算机系统的所述输入数据包含对所述经压缩视频中的所述内容的所述描述。7.根据权利要求4所述的装置,其中所述装置被配置为呈固态硬盘、存储卡、网络存储装置或通用串行总线(USB)驱动器形式的可移除式存储媒体。8.根据权利要求7所述的装置,其中所述主机接口配置成根据存储卡接口、通用串行总线(USB)、外围组件互连(PCI)总线、PCI高速(PCIe)总线、外围总线、局域网、移动行业处理器接口(MIPI)、无线个域网、无线局域网或物联网(IoT)或其任何组合的协议通信。9.根据权利要求7所述的装置,其中所述视频分析针对所述视频流的所述部分而产生且用以在其中在所述主机接口中接收到所述视频流的另一部分的时间周期期间压缩所述部分;且所述视频流的压缩在所述视频流从所述监控摄像头流式传输到所述主机接口期间即时执行。10.根据权利要求9所述的装置,其进一步包括:
控制器,其耦合到所述随机存取存储器和所述主机接口,其中所述视频编码器的至少一部分经由执行指令的所述控制器实施。11.根据权利要求9所述的装置,其进一步包括:实施深度学习加速器的现场可编程门阵列(FPGA)或专用集成电路(ASIC)的集成电路裸片,所述深度学习加速器包括所述至少一个处理单元以及控制单元,所述控制单元配置成从所述随机存取存储器加载所述指令以用于执行。12.根据权利要求11所述的装置,其中所述至少一个处理单元包含配置成对指令的两个矩阵操作数进行操作的矩阵
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矩阵单元;其中所述矩阵
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矩阵单元包含配置成并行操作的多个矩阵
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向量单元;其中所述多个矩阵
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