本发明专利技术涉及一种应用于信道模拟中实现高精度系数更新处理的方法，包括以下步骤：上位机通过pcie将一列系数发送到FPGA端，并告知FPGA端处理后的更新时间；生成更新信号update；对更新时间的小数部分进行累加进位；生成进位数integer；生成完整的更新长度Length。本发明专利技术还涉及一种用于实现应用于信道模拟中的高精度系数更新处理的装置、处理器及存储介质。采用了本发明专利技术的应用于信道模拟中实现高精度系数更新处理的方法、装置、处理器及其计算机可读存储介质，相比于现有技术，具有更高的精确度与准确性，弥补了精确度不够带来的不断增大的误差，FPGA端对接收到的系数更新时间的处理精度能够更小，使得产生的系数更新信号更加精确，后续的系数存取及仿真过程更加准确。准确。准确。
【技术实现步骤摘要】
应用于信道模拟中实现高精度系数更新处理的方法、装置、处理器及其计算机可读存储介质
[0001]本专利技术涉及FPGA硬件领域，尤其涉及数字信号处理领域，具体是指一种应用于信道模拟中实现高精度系数更新处理的方法、装置、处理器及其计算机可读存储介质。
技术介绍
[0002]在当前信道模拟器系数更新过程中，上位机将系数发送到FPGA，交由FPGA进行主要的大规模信道模拟计算过程，上位机开始下发第一组系数到开始下发第二组系数之间都会有相应的系数下发时间，称之为系数更新时间，上位机会将系数更新时间告知FPGA端，并由FPGA端根据每次的系数更新时间产生相应的系数更新信号，系数更新信号的产生对后续系数在FPGA中的存取有指示作用，因此FPGA中需要一种能够高准确度，高精度地将接收到的来自上位机的系数更新时间转化为系数更新信号的机制。
[0003]现有的技术对于这一机制的处理过程主要是基于FPGA的系数时钟不断累加计数，每当累加值达到系数更新时间就产生一个更新信号。而FPGA的系数时钟是一个周期变化的时钟信号，我们无法通过累加计数的方法去达到一个精度非整数倍于这个时钟周期的系数更新时间，因此计数更新的时间始终受限于时钟信号，这种机制就会存在一个精度的问题，即FPGA能处理的系数更新时间最小精度为FPGA系数时钟一个周期的时间。当多次产生系数更新信号后，这个精度缺失造成的误差就会不断地积累变得愈加严重，这种情况下产生的不准确的系数更新信号对后续系数的存取及仿真等功能都会产生不同程度的影响。
技术实现思路
[0004]本专利技术的目的是克服了上述现有技术的缺点，提供了一种满足误差小、精确度高、准确性高的应用于信道模拟中实现高精度系数更新处理的方法、装置、处理器及其计算机可读存储介质。
[0005]为了实现上述目的，本专利技术的应用于信道模拟中实现高精度系数更新处理的方法、装置、处理器及其计算机可读存储介质如下：
[0006]该应用于信道模拟中实现高精度系数更新处理的方法，其主要特点是，所述的方法包括以下步骤：
[0007](1)上位机通过pcie将一列系数发送到FPGA端，并告知FPGA端处理后的更新时间；
[0008](2)生成更新信号update；
[0009](3)对更新时间的小数部分进行累加进位；
[0010](4)生成进位数integer；
[0011](5)生成完整的更新长度Length。
[0012]较佳地，所述的步骤(1)中所述的处理后的更新时间为更新长度，所述的更新长度分为整数部分Length_m和小数部分Length_n。
[0013]较佳地，所述的步骤(2)具体包括以下步骤：
[0014](2.1)若运行信号run置高位，则系统有序运行，正常下发系数；
[0015](2.2)更新计数器count每个时钟周期进行不间断的计数，若暂停信号pause或者运行信号run置低位时，则暂停计数过程；
[0016](2.3)若更新计数器count的计数与更新长度Length相等时，则更新计数器count被清零，同时产生一个更新信号update，即为脉冲信号。
[0017]较佳地，所述的步骤(3)具体包括以下步骤：
[0018](3.1)将更新长度Length的小数部分Length_n作为初始值传输入累加器进行累加，累加器运行的使能en为每隔一段时间产生一次的更新信号update；
[0019](3.2)对累加器的输出结果out进行打拍操作，将输出结果out打一拍后产生新的数据out_delay；
[0020](3.3)比较输出结果out与out_delay，若out小于out_delay，则更新长度Length的小数部分Length_n完成了完整的小数累加进位过程，且生成脉冲信号out_done。
[0021]较佳地，所述的步骤(4)具体为：
[0022]若检测到脉冲信号out_done，则进位数integer拉高，保持为1，直至遇到下一次更新信号update。
[0023]较佳地，所述的步骤(5)具体为：
[0024]将更新长度的整数部分Length_m加上进位数integer，即为每次完整的更新长度Length。
[0025]该用于实现应用于信道模拟中的高精度系数更新处理的装置，其主要特点是，所述的装置包括：
[0026]处理器，被配置成执行计算机可执行指令；
[0027]存储器，存储一个或多个计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现上述的应用于信道模拟中实现高精度系数更新处理的方法的各个步骤。
[0028]该用于实现应用于信道模拟中的高精度系数更新处理的处理器，其主要特点是，所述的处理器被配置成执行计算机可执行指令，所述的计算机可执行指令被所述的处理器执行时，实现上述的应用于信道模拟中实现高精度系数更新处理的方法的各个步骤。
[0029]该计算机可读存储介质，其主要特点是，其上存储有计算机程序，所述的计算机程序可被处理器执行以实现上述的应用于信道模拟中实现高精度系数更新处理的方法的各个步骤。
[0030]采用了本专利技术的应用于信道模拟中实现高精度系数更新处理的方法、装置、处理器及其计算机可读存储介质，相比于现有技术，具有更高的精确度与准确性，弥补了精确度不够带来的不断增大的误差，FPGA端对接收到的系数更新时间的处理精度能够更小，使得产生的系数更新信号更加精确，后续的系数存取及仿真过程更加准确。
附图说明
[0031]图1为本专利技术的应用于信道模拟中实现高精度系数更新处理的方法的小数进位计数完整结构图。
[0032]图2为本专利技术的应用于信道模拟中实现高精度系数更新处理的方法的更新信号
update生成过程的波形示意图。
[0033]图3为本专利技术的应用于信道模拟中实现高精度系数更新处理的方法的小数累加进位过程的波形示意图。
[0034]图4为本专利技术的应用于信道模拟中实现高精度系数更新处理的方法的进位数integer生成过程的波形示意图。
[0035]图5为本专利技术的应用于信道模拟中实现高精度系数更新处理的方法的完整更新长度length生成过程的波形示意图。
具体实施方式
[0036]为了能够更清楚地描述本专利技术的
技术实现思路
，下面结合具体实施例来进行进一步的描述。
[0037]本专利技术的该应用于信道模拟中实现高精度系数更新处理的方法，其中包括以下步骤：
[0038](1)上位机通过pcie将一列系数发送到FPGA端，并告知FPGA端处理后的更新时间；
[0039](2)生成更新信号update；
[0040](3)对更新时间的小数部分进行累加进位；
[0041](4)生成进位数integer；
[0042](5)生成完整的更新长度Length。
[0043]作为本专利技术的优选实施方式，所述的步骤(1)中本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种应用于信道模拟中实现高精度系数更新处理的方法，其特征在于，所述的方法包括以下步骤：(1)上位机通过pcie将一列系数发送到FPGA端，并告知FPGA端处理后的更新时间；(2)生成更新信号update；(3)对更新时间的小数部分进行累加进位；(4)生成进位数integer；(5)生成完整的更新长度Length。2.根据权利要求1所述的应用于信道模拟中实现高精度系数更新处理的方法，其特征在于，所述的步骤(1)中所述的处理后的更新时间为更新长度，所述的更新长度分为整数部分Length_m和小数部分Length_n。3.根据权利要求1所述的应用于信道模拟中实现高精度系数更新处理的方法，其特征在于，所述的步骤(2)具体包括以下步骤：(2.1)若运行信号run置高位，则系统有序运行，正常下发系数；(2.2)更新计数器count每个时钟周期进行不间断的计数，若暂停信号pause或者运行信号run置低位时，则暂停计数过程；(2.3)若更新计数器count的计数与更新长度Length相等时，则更新计数器count被清零，同时产生一个更新信号update，即为脉冲信号。4.根据权利要求1所述的应用于信道模拟中实现高精度系数更新处理的方法，其特征在于，所述的步骤(3)具体包括以下步骤：(3.1)将更新长度Length的小数部分Length_n作为初始值传输入累加器进行累加，累加器运行的使能en为每隔一段时间产生一次的更新信号update；(3.2)对累加器的输出结果out进行打拍操作，将输出结果out打一拍后产生新的数据out_delay；(3.3...
【专利技术属性】
技术研发人员：李添，
申请(专利权)人：创远信科上海技术股份有限公司，
类型：发明
国别省市：
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