基于信号转换的数据传输电路、方法、芯片及电子设备技术

本申请提供一种基于信号转换的数据传输电路、方法、芯片及电子设备，属于电路领域。基于信号转换的数据传输电路，包括第一转换模块和第二转换模块，第一转换模块，用于接收来自第一时钟域的并行信号，并将所述并行信号转换为第二时钟域的串行信号，其中，所述第一时钟域的频率小于所述第二时钟域的频率；第二转换模块，用于接收所述串行信号，并将所述串行信号转换为所述并行信号。本方案实现了将并行信号在一个第一时钟周期内，从第一转换模块传输到第二转换模块。通过在FPGA之间应用该基于信号转换的数据传输电路传输信号，可以实现将大量信号在一个时钟周期内从一个FPGA传送到另一个FPGA，从而降低了电路设计以及时序收敛的难度。难度。难度。

【技术实现步骤摘要】
基于信号转换的数据传输电路、方法、芯片及电子设备


[0001]本申请涉及电路的
，具体而言，涉及一种基于信号转换的数据传输电路、方法、芯片及电子设备。

技术介绍

[0002]随着芯片设计日益增大，一片FPGA(Field Programmable Gate Array，通用可编程阵列逻辑)往往不能装下一个电路设计，因此需要将一个电路设计切割成多个子电路，每个子电路对应一个FPGA。
[0003]对于包括多个FPGA的同步电路来说，需要将大量信号在一个时钟周期内从一个FPGA传送到另一个FPGA。而现有计算难以将大量信号在一个时钟周期内从一个FPGA传送到另一个FPGA，这提高了电路设计以及时序收敛的难度，使得很难实现对同步电路进行切割。

技术实现思路

[0004]本申请提供一种基于信号转换的数据传输电路、方法、芯片及电子设备，以解决现有技术在难以将大量信号在一个时钟周期内从一个FPGA传送到另一个FPGA的问题。
[0005]本申请提供一种基于信号转换的数据传输电路，包括第一转换模块和第二转换模块，第一转换模块，用于接收来自第一时钟域的并行信号，并将所述并行信号转换为第二时钟域的串行信号，其中，所述第一时钟域的频率小于所述第二时钟域的频率；第二转换模块，用于接收所述串行信号，并将所述串行信号转换为所述并行信号。
[0006]本申请实施例中，通过将来自频率相对较小的第一时钟域的并行信号转换为频率较快的第二时钟域的串行信号，由于频率较快的时钟域中信号的传输速率更快，使得串行信号能够更加快速的传输至第二转换模块，以使第二转换模块将该串行信号转换回并行信号，实现了将并行信号在一个第一时钟周期内，从第一转换模块传输到第二转换模块。通过在FPGA之间应用该基于信号转换的数据传输电路传输信号，可以实现将大量信号在一个时钟周期内从一个FPGA传送到另一个FPGA，从而降低了电路设计以及时序收敛的难度。
[0007]结合上述第一方面提供的技术方案，在一些可能的实施方式中，当所述并行信号为N位并行信号时，所述第二时钟域的频率不小于所述第一时钟域的频率的N倍，N为大于等于2的正整数。
[0008]本申请实施例中，由于第二时钟域的频率不小于第一时钟域的频率的N倍，使得第一转换模块在将并行信号转换位串行信号后，能够在一个慢时钟域周期内，将串行信号传输至第二转换模块，进而使得第二转换模块转换得到的并行信号能够满足同步电路的需求，提高本方案的适用范围。
[0009]结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述第二转换模块，包括：计数器，用于对接收到串行信号进行编号；转换单元，用于基于所述计数器对每一位串行信号的编号，得到每一位串行信号在并行信号中的位置，并基于每一位串行信号在并行信号中的位置，将所述串行信号转换为所述并行信号。
[0010]本申请实施例中，由于每一位串行信号在并行信号中的位置都是有计数器的编号确定的，使得在将串行信号转换为并行信号时，只需要将每一个串行信号传输到其在并行信号中对应的位置，即可得到并行信号。无需如同移位寄存器生成并行信号的方法，将最新接收到的串行数据放在最低位，将其它串行信号往高处挤，降低了第二转换模块的数据处理压力。
[0011]结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述基于信号转换的数据传输电路，还包括：信号延迟模块，用于接收所述串行信号，并利用预设抽头值对接收到的所述串行信号进行信号延迟，将延迟后的串行信号发送至所述第二转换模块。
[0012]本申请实施例中，通过信号延迟模块对接收到的串行信号进行信号延迟处理，从而可以防止出现亚稳态现象，提高数据传输的可靠性。
[0013]结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述信号延迟模块，还用于接收训练串行信号，利用初始抽头值对所述训练串行信号进行信号延迟，其中，所述训练串行信号根据初始训练并行信号转换得到；相应的，所述第二转换模块，还用于将信号延迟后的训练串行信号转换为目标训练并行信号；所述信号延迟模块，还用于修改所述初始抽头值，并利用修改后的初始抽头值对下一次接收到训练串行信号进行信号延迟，直至经所述第二转换模块转换后的目标训练并行信号满足截止条件；所述信号延迟模块，还用于根据每一次修改得到的初始抽头值，得到所述预设抽头值。
[0014]本申请实施例中，通过训练串行信号对信号延迟模块进行训练，得到预设抽头值，进而确保在利用该预设抽头值对接收到的串行信号进行信号延迟后，不会出现亚稳态现象。
[0015]结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述截止条件包括：在目标训练并行信号与所述初始训练并行信号一致后，出现目标训练并行信号与初始训练并行信号不一致。
[0016]本申请实施例中，出现目标训练并行信号与初始训练并行信号不一致后，信号延迟模块不再修改初始抽头值，从而可以得到目标训练并行信号与初始训练并行信号一致时对应的初始抽头值的范围，从而可以得到准确的预设抽头值。
[0017]结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述训练串行信号包括两个交替发送的串行信号。
[0018]本申请实施例中，通过两个交替发送的串行信号作为训练串行信号，可以防止出现第二转换模块在接收到训练串行信号后，因数据传输错误，无法检测到新的训练串行信号，导致始终保持出现数据传输错误前一次的训练串行信号的问题。
[0019]结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述第一转换模块，还用于将所述并行信号转换为第二时钟域的串行信号后，将所述串行信号延迟指定数量的第二时钟域周期后发送；相应的，所述第二转换模块，具体用于延迟所述指定数量的第二时钟域周期接收所述串行信号。
[0020]本申请实施例中，第一转换模块将串行信号延迟指定数量的第二时钟域周期后，再将该串行信号发送给第二转换模块，使第二转换模块在指定数量的第二时钟域周期后接收串行信号，可以有效降低第二转换模块的工作压力。
[0021]结合上述第一方面提供的技术方案，在一些可能的实施方式中，所述第一转换模
块将所述并行信号转换为第二时钟域的串行信号后，还用于将所述串行信号转换为DDR(Double Data Rate，双倍速率)信号，再将所述DDR信号转换为差分信号传输给所述第二转换模块。
[0022]本申请实施例中，通过将串行信号转换为DDR信号可以进一步提高数据传输速率，同时，将DDR信号转换为差分信号传输可以减少外部电磁干扰对信号传输的影响，提高数据传输的可靠性。
[0023]第二方面，本申请提供一种芯片，包括：第一FPGA，用于将第一时钟域的并行信号转换为第二时钟域的串行信号，其中，所述第一时钟域的频率小于所述第二时钟域的频率；第二FPGA，与所述第一FPGA连接，所述第二FPGA用于接收所述串行信号，并将所述串行信号转换为所述并行信号。
[0024]第三方面，本申请提供一种电子设备，包括本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于信号转换的数据传输电路，其特征在于，包括：第一转换模块，用于接收来自第一时钟域的并行信号，并将所述并行信号转换为第二时钟域的串行信号，其中，所述第一时钟域的频率小于所述第二时钟域的频率；第二转换模块，用于接收所述串行信号，并将所述串行信号转换为所述并行信号。2.根据权利要求1所述的基于信号转换的数据传输电路，其特征在于，当所述并行信号为N位并行信号时，所述第二时钟域的频率不小于大于或等于所述第一时钟域的频率的N倍，N为大于或等于2的整数。3.根据权利要求1所述的基于信号转换的数据传输电路，其特征在于，所述第二转换模块，包括：计数器，用于对接收到每一位串行信号进行编号；转换单元，用于基于所述计数器对每一位串行信号的编号，得到每一位串行信号在并行信号中的位置，并基于每一位串行信号在并行信号中的位置，将所述串行信号转换为所述并行信号。4.根据权利要求1所述的基于信号转换的数据传输电路，其特征在于，所述基于信号转换的数据传输电路，还包括：信号延迟模块，用于接收所述串行信号，并利用预设抽头值对接收到的所述串行信号进行信号延迟，将延迟后的串行信号发送至所述第二转换模块。5.根据权利要求4所述的基于信号转换的数据传输电路，其特征在于，所述信号延迟模块，还用于接收训练串行信号，利用初始抽头值对所述训练串行信号进行信号延迟，其中，所述训练串行信号根据初始训练并行信号转换得到；所述第二转换模块，还用于将信号延迟后的训练串行信号转换为目标训练并行信号；所述信号延迟模块，还用于修改所述初始抽头值，并利用修改后的初始抽头值对下一次接收到训练串行信号进行信号延迟，直至经所述第二转换模块转换后的目标训练并行信号满足截止条件；所述信号延迟模块，还用于根据每一次修改得到的初始抽头值，得到所述预设抽头值。6.根据权利要求5所述的基于信号转换的数据传输电路，其特征在于，所述截止条件包括：在目标训练并行信号与所述初始训练并行信号一致后，出现目标训练并行信号与初始训练并行信号不一致。7.根据权利要求5所述的基于信号转换的数据传输电路，其特征在于，所述训练串行信号包括两个交替发送的串行信号。8.根据权利要求1所述的基于信号转换的数据传输电路，其特征在于，所述第一转换模块，还用于将所述并行信号转换为第二时钟域的串行信号后，将所述串行信号延迟指定数量的第二时钟域周期后发送；相应的，所述第二转换模块，具体用于延迟所述指定数量的第二时钟域周期接收所述串行信号。9.根据权利...

【专利技术属性】
技术研发人员：冯啸，戴彬彬，
申请(专利权)人：芯原微电子成都有限公司芯原微电子南京有限公司，
类型：发明
国别省市：