基于自适应计数方式的低功耗读出电路制造技术

本发明专利技术涉及集成电路技术领域，为在保证SS ADC低噪声、高线性度的前提下，显著降低SS ADC的功耗，本发明专利技术，基于自适应计数方式的低功耗读出电路，包括：斜坡发生器、全局计数器、低功耗比较器、M

【技术实现步骤摘要】
基于自适应计数方式的低功耗读出电路


[0001]本专利技术涉及集成电路
，特别是涉及一种基于自适应计数方式的低功耗读出电路结构。

技术介绍

[0002]列并行单斜模数转换器(Single Slope Analog
‑
to
‑
digital Converter，SS ADC)由于其结构简单、线性度高等优点在CMOS图像传感器(CMOS Image Sensor，CIS)中得到了较为广泛的应用。但是，随着集成度和工作频率不断提高，传统列并行SS ADC的功耗越来越难以控制和减小，成为限制列并行SS ADC速度和稳定性的主要因素之一。
[0003]SS ADC的功耗主要来源于两个方面，一方面是来自比较器的静态功耗，另一方面则是来自计数器的动态功耗。静态功耗方面由于不受频率影响，降低比较器电流便可实现极低的功耗；在动态功耗方面，现在主流采用的为DDR(Double Data Rate，DDR)计数器，可将工作时钟降低一倍。但是受限于SS ADC的工作方式，随着CIS芯片工作频率的升高，如何实现计数的超低本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于自适应计数方式的低功耗读出电路，其特征是，包括两部分全局电路：斜坡发生器和M
‑
bit全局计数器；4部分列级电路：低功耗比较器、M
‑
bit锁存器、逻辑单元、N
‑
bitU/D DDR计数器；斜波发生器连接到低功耗比较器的反相输入端，低功耗比较器的同相输入端输入像素感光信号，低功耗比较器输出端连接到逻辑单元和M
‑
bit全局计数器，M
‑
bit全局计数器输出M
‑
bit计数结果Q
global
<1:M>到M
‑
bit锁存器和逻辑单元，每列M
‑
bit锁存器会在下一个行周期将存储的Q
global
<1:M>作为每列的高M
‑
bit计数结果Q
local
<N
‑
M+1:N>输出至逻辑单元，逻辑单元向N
‑
bit U/D DDR计数器发出控制信号。2.如权利要求1所述的基于自适应计数方式的低功耗读出电路，其特征是，N
‑
bit U/D DDR计数器包括一个DDR计数结构、内建控制单元和一个(N
‑
1)
‑
bit U/D计数器，(N
‑
1)
‑
bitDDR计数结构需要保证时钟初始输入状态为已知，通过count_en和count_enb控制计数的开始和停止，其中count_enb为count_en取反，在DDR计数结构中，count_enb和count_en与时钟分别经过一个与非门和或非门，与非门输出的时钟一定以下降沿开始，上升沿结束；或非门输出的时钟一定以上升沿开始，下降沿结束，所以，当输入偶数个触发沿时，或非门和与非门输出上升沿数量相差1，当输入奇数个触发沿时，或非门和与非门输出上升沿数量相差0，与非门和或非门各自连接一个D触发器的时钟控制端将该差异保存，两个D触发器的输出...

【专利技术属性】
技术研发人员：高静，谷鹏，高志远，聂凯明，徐江涛，
申请(专利权)人：天津大学，
类型：发明
国别省市：