基于自适应计数方式的低功耗读出电路制造技术

本发明专利技术涉及集成电路技术领域，为在保证SS ADC低噪声、高线性度的前提下，显著降低SS ADC的功耗，本发明专利技术，基于自适应计数方式的低功耗读出电路，包括：斜坡发生器、全局计数器、低功耗比较器、M

【技术实现步骤摘要】
基于自适应计数方式的低功耗读出电路


[0001]本专利技术涉及集成电路
，特别是涉及一种基于自适应计数方式的低功耗读出电路结构。

技术介绍

[0002]列并行单斜模数转换器(Single Slope Analog
‑
to
‑
digital Converter，SS ADC)由于其结构简单、线性度高等优点在CMOS图像传感器(CMOS Image Sensor，CIS)中得到了较为广泛的应用。但是，随着集成度和工作频率不断提高，传统列并行SS ADC的功耗越来越难以控制和减小，成为限制列并行SS ADC速度和稳定性的主要因素之一。
[0003]SS ADC的功耗主要来源于两个方面，一方面是来自比较器的静态功耗，另一方面则是来自计数器的动态功耗。静态功耗方面由于不受频率影响，降低比较器电流便可实现极低的功耗；在动态功耗方面，现在主流采用的为DDR(Double Data Rate，DDR)计数器，可将工作时钟降低一倍。但是受限于SS ADC的工作方式，随着CIS芯片工作频率的升高，如何实现计数的超低功耗仍是SS ADC发展的关键课题。

技术实现思路

[0004]为克服现有技术的不足，针对SS ADC动态功耗过高的问题，基于传统4T像素接收到的光信号不会发生突变的原理，本专利技术旨在提出带有自适应功能的低功耗计数方式及相应的电路结构。在保证SS ADC低噪声、高线性度的前提下，仅改变计数方式，显著降低SS ADC的功耗。为此，本专利技术采取的技术方案是，基于自适应计数方式的低功耗读出电路，包括两部分全局电路：斜坡发生器和M
‑
bit全局计数器；4部分列级电路：低功耗比较器、M
‑
bit锁存器、逻辑单元、N
‑
bit U/D DDR计数器；斜波发生器连接到低功耗比较器的反相输入端，低功耗比较器的同相输入端输入像素感光信号，低功耗比较器输出端连接到逻辑单元和M
‑
bit全局计数器，M
‑
bit全局计数器输出M
‑
bit计数结果Q
global
<1:M>到M
‑
bit锁存器和逻辑单元，每列M
‑
bit锁存器会在下一个行周期将存储的Q
global
<1:M>作为每列的高M
‑
bit计数结果Q
local
<N
‑
M+1:N>输出至逻辑单元，逻辑单元向N
‑
bit U/D DDR计数器发出控制信号。
[0005]N
‑
bit U/D DDR计数器包括一个DDR计数结构、内建控制单元和一个(N
‑
1)
‑
bit U/D计数器，(N
‑
1)
‑
bit DDR计数结构需要保证时钟初始输入状态为已知，通过count_en和count_enb控制计数的开始和停止，其中count_enb为count_en取反，在DDR计数结构中，count_enb和count_en与时钟分别经过一个与非门和或非门，与非门输出的时钟一定以下降沿开始，上升沿结束；或非门输出的时钟一定以上升沿开始，下降沿结束，所以，当输入偶数个触发沿时，或非门和与非门输出上升沿数量相差1，当输入奇数个触发沿时，或非门和与非门输出上升沿数量相差0，与非门和或非门各自连接一个D触发器的时钟控制端将该差异保存，两个D触发器的输出经过后方的异或门判断输入的边沿为奇数还是偶数，异或门后接接内建控制单元的输入端，从而确定最低位输出；在控制单元内部，内建控制单元的输入端接入了或非门输入端，与carry信号一同经D触发器完成最低位量化；D触发器的正负输出
端接两输入多路选择器，carry信号和UD信号共同控制该多路选择器的选通，以此控制计数器最低位至次低位的进位；内建控制单元接(N
‑
1)
‑
bit U/D计数器时钟输入端，控制后面的该计数器完成计数。
[0006]在逻辑单元中：Q
global
<1:M>与锁存器中存储的上一个周期的量化结果Q
local
<N
‑
M+1:N>经一个数字比较器进行比较，该比较器由同或门和与非门交替串联构成，数字比较器的比较结果成为信号lp_sig。lp_sig为计数起止和计数方向控制信号，该信号传输至一个或非门，作为时钟驱动一个D触发器，D触发器可将lp_sig的上升沿识别并传输至输出端，counter_UD为计数器计数方向控制信号，该信号与上述D触发器的一端输出经异或门，共同控制计数器的计数方向，异或门的输出接传输门，传输门控制信号为比较器输出，传输门输出动态计数方向控制信号UD，如此实现：若实际比较结果比预测结果大，那么异或门输出在比较器跳变之前变化，便使计数方向发生改变；若实际比较结果比预测结果小，那么比较器先发生跳变，那么开关关闭，计数方向不变；如此便可实现计数方向的动态调整，保证计数方向的正确；D触发器的另一端输出与比较器输出comp作为异或门的两个输入端，异或门输出端初始状态为低电平。当异或门的两个输入中一个信号发生改变时，异或门输出变为高电平，当另一个信号也发生改变时，异或门输出变回低电平。异或门输出为高电平时计数器工作，counter_en为控制计数器工作的使能信号，异或门输出与counter_en信号经与门产生计数起止控制信号count_en；另外，将输入的时钟信号连接D触发器，counter_HD为计数器保持信号，输出一个动态保持信号HD，该信号控制D触发器处于锁存状态，无法再计数。
[0007]本专利技术的特点及有益效果是：
[0008]本专利技术提出了一种具有自适应计数方式的低功耗SS ADC，通过上一个行周期对计数结果进行预测，仅需量化残差时完成高频计数，大大节省了功耗，尤其适用于动态范围较低的场景下。同时，通过改进DDR计数器结构，仅需计数时驱动计数器工作，可进一步节省来自高频时钟的功耗，最终以极低的动态功耗完成量化。
附图说明：
[0009]图1具有自适应功能计数的低功耗ADC工作原理图。
[0010]图2具有自适应计数功能的低功耗ADC的结构简图。
[0011]图3N
‑
bit U/D DDR计数器原理图。
[0012]图4逻辑单元原理图。
[0013]图5具有自适应计数功能的低功耗ADC的计数器部分工作时序图。
具体实施方式
[0014]本专利技术所述的一种基于自适应计数方式的低功耗读出电路的基本工作原理如图1所示。与传统的SS ADC相比，本设计的核心思路为量化上一个行周期与本行周期之间的残差。如图1所示，在第n个行周期，在列计数器完成量化的同本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于自适应计数方式的低功耗读出电路，其特征是，包括两部分全局电路：斜坡发生器和M
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bit全局计数器；4部分列级电路：低功耗比较器、M
‑
bit锁存器、逻辑单元、N
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bitU/D DDR计数器；斜波发生器连接到低功耗比较器的反相输入端，低功耗比较器的同相输入端输入像素感光信号，低功耗比较器输出端连接到逻辑单元和M
‑
bit全局计数器，M
‑
bit全局计数器输出M
‑
bit计数结果Q
global
<1:M>到M
‑
bit锁存器和逻辑单元，每列M
‑
bit锁存器会在下一个行周期将存储的Q
global
<1:M>作为每列的高M
‑
bit计数结果Q
local
<N
‑
M+1:N>输出至逻辑单元，逻辑单元向N
‑
bit U/D DDR计数器发出控制信号。2.如权利要求1所述的基于自适应计数方式的低功耗读出电路，其特征是，N
‑
bit U/D DDR计数器包括一个DDR计数结构、内建控制单元和一个(N
‑
1)
‑
bit U/D计数器，(N
‑
1)
‑
bitDDR计数结构需要保证时钟初始输入状态为已知，通过count_en和count_enb控制计数的开始和停止，其中count_enb为count_en取反，在DDR计数结构中，count_enb和count_en与时钟分别经过一个与非门和或非门，与非门输出的时钟一定以下降沿开始，上升沿结束；或非门输出的时钟一定以上升沿开始，下降沿结束，所以，当输入偶数个触发沿时，或非门和与非门输出上升沿数量相差1，当输入奇数个触发沿时，或非门和与非门输出上升沿数量相差0，与非门和或非门各自连接一个D触发器的时钟控制端将该差异保存，两个D触发器的输出...

【专利技术属性】
技术研发人员：高静，谷鹏，高志远，聂凯明，徐江涛，
申请(专利权)人：天津大学，
类型：发明
国别省市：