用于DZ数据链系统的波束保形自适应抗干扰系统和方法技术方案

本发明专利技术提出了一种用于DZ数据链系统的波束保形自适应抗干扰系统和方法，能够在强干扰环境中，DZ数据链系统主波束实时对准期望方向的情况下，还可自适应抑制未知来向干扰问题。本发明专利技术将数字波束合成及自适应抗干扰应用于DZ数据链系统，由于在DZ数据链系统中增加了阵列自适应抗干扰，相比于现有技术，在强干扰环境下，对干扰具有更好的抑制效果；通过采用子阵方式的实现结构，简化了阵列抗干扰算法的实现复杂度。现复杂度。现复杂度。

【技术实现步骤摘要】
用于DZ数据链系统的波束保形自适应抗干扰系统和方法


[0001]本专利技术涉及数据链通信
，具体涉及一种用于DZ数据链系统的波束保形自适应抗干扰系统和方法。

技术介绍

[0002]DZ数据链端机是一种实现弹间、弹地实时通信的电子设备，用于满足弹弹和弹地等场景的遥控、遥测、数传等使用需求。
[0003]现有的一种DZ数据链系统(CN 113992318 A)中，DZ数据链端机由收发天线单元、射频通道单元、基带处理单元等部分组成；DZ天线采用全向天线，采用宽发宽收的方式收发通信。该系统采用全向天线或者宽波束天线，通过覆盖其侧向或者后向区域实现弹地通信。但全向天线增益低，不易满足远距离通信的需要，若确需实现远距离通信，需要增加发射功率，高功率功放将带来体积、重量、散热增加的问题。同时全向天线不利于抗截获和抗干扰，侦察设备在宽角度范围内，可以容易截获数据链发射端机辐射信号,然后引导干扰设备对接收端机进行干扰。
[0004]国内外数据链抗干扰手段主要分为两类，第一类是从频域、时域、空域等方面对干扰进行削弱，如采用阵列天线、跳频、扩频等技术。第二类通过对进入接收机内部的干扰进行时域或者变换域滤波处理，改善接收信号质量。现有技术二通过在DZ数据链系统中引入了一种锥形共形DZ相控阵天线，实现自由控制波束指向，通过低副瓣技术，增加数据链系统的抗干扰性。但是仅利用了相控阵天线具有可控波束指向和低副瓣的优点，但在遭遇强追踪式干扰情况下，17dBc的主副比指标远不能满足干扰抑制的要求，采用跳扩频技术也需要增加系统带宽，以换取对干扰的抑制能力，而增加系统带宽将会增加系统实现的复杂度和难度。
[0005]现有的基于自主干扰检测和实时信道分配的数据链抗干扰方法(CN105515684A)中，通过DZ接收设备自主进行信道干扰检测和评估，自主选择可用信道，提高数据链系统抗干扰能力。利用频谱感知技术实时对干扰进行检测实现抗干扰，对于常规的无意干扰，该技术具有较好的抗干扰效果，但对于有意的追踪式干扰，该技术存在频点感知无效的缺点，干扰持续追踪当前有效信号，信号工作在哪个信道干扰追踪到哪个信道，最终导致无信道可用。

技术实现思路

[0006]有鉴于此，本专利技术提出了一种用于DZ数据链系统的波束保形自适应抗干扰系统和方法，能够在强干扰环境中，DZ数据链系统主波束实时对准期望方向的情况下，还可自适应抑制未知来向干扰问题。
[0007]为实现上述目的，本专利技术的技术方案为：
[0008]一种用于DZ数据链系统的波束保形自适应抗干扰系统，包括天线单元、射频通道单元和基带单元；其中，天线单元包括阵列天线和TR通道，阵列天线用于实现电磁辐射信号
和电信号的相互转换，TR通道用于对收发信号进行移相和放大处理；射频通道单元包括1个发射通道和4个接收通道，其中，发射通道用于DAC输出信号上变频和放大；接收通道用于对接收信号下变频和中频放大，将射频信号搬移至ADC采集要求的指标范围内；基带单元包括4路ADC、1路DAC以及FPGA数字信号处理器；ADC用于接收信号模数变换；DAC用于发射信号的模数变换；FPGA处理器用于对接收的4路信号进行下变频、波束合成和调零处理，实现对接收信号中干扰的抑制和期望信号的接收。
[0009]其中，通过对TR移相放大后的信号进行功率合成，16个阵元组成一个子阵，每个子阵输出一路接收信号，子阵降维处理后总共输出4路信号。
[0010]本专利技术还提供了一种用于DZ数据链系统的波束保形自适应抗干扰方法，采用本专利技术所述系统实现，具体步骤为：
[0011]步骤1，根据波束指向，天线阵列对接收到的信号模拟加权；然后对各个子阵进行功率合成，得到降维合成输出Z(k)；最后对Z(k)矩阵进行变换，将2行2列矩阵变换为4行1列的向量Z
c
(k)；
[0012]步骤2，四个射频通道对子阵输出进行放大和下变频，基带单元对变频后的四路信号进行ADC采样，实现数字接收；FPGA对接收的数字信号进行下变频、计算协方差矩阵R
Z
和求取协方差矩阵逆R
Z
‑1，其中R
Z
＝E(Z
c
(k)Z
cH
(k))；
[0013]步骤3，根据期望角度调取处理器内预先计算好的期望导向矩阵a
T
(θ0)，然后将2行2列的矩阵a
T
(θ0)变形为4行1列的向量a
Tc
(θ0)，最后对协方差矩阵逆与期望权导向向量a
Tc
(θ0)相乘即得到最优权；
[0014]步骤4，在正常工作的时间内，FPGA处理器持续利用步骤3计算好的自适应权值对接收信号进行加权合成，输出抗干扰波形。
[0015]其中，所述步骤2中，采用对角加载方法对协方差矩阵进行处理。
[0016]其中，所述步骤4中，所述正常工作的时间为540us。
[0017]有益效果：
[0018]1、相较传统DZ数据链通信体制，本专利技术将数字波束合成及自适应抗干扰应用于DZ数据链系统，由于在DZ数据链系统中增加了阵列自适应抗干扰，相比于现有技术，在强干扰环境下，对干扰具有更好的抑制效果。
[0019]2、本专利技术在DZ数据链系统中采用了模拟和数字混合波束合成技术，采用子阵优化方法，简化了射频信道单元和基带单元设计的复杂度，增强了基带处理的时效性。通过采用子阵方式的实现结构，简化了阵列抗干扰算法的实现复杂度。
[0020]3、为避免由于协方差矩阵病态导致矩阵求逆不成功的问题，本专利技术采用对角加载方法对协方差矩阵进行处理，增强算法实现的稳健性。
附图说明
[0021]图1为本专利技术系统组成示意图。
[0022]图2为本专利技术系统工作时序示意图。
[0023]图3为本专利技术系统数据处理流程示意图。
[0024]图4为本专利技术中最优权计算流程图。
具体实施方式
[0025]下面结合附图并举实施例，对本专利技术进行详细描述。
[0026]本专利技术涉及的英文缩写：TR：收发单元；ADC：模数变换；DAC：数模变换；FPGA：现场可编程门逻辑；TDD：时分双工；LU分解：上下三角分解。
[0027]相较传统DZ数据链通信体制，本专利技术将数字波束合成及自适应抗干扰技术应用于DZ数据链系统，且通过采用子阵方式的实现结构,简化了阵列抗干扰算法的实现复杂度。
[0028]本专利技术用于DZ数据链系统的波束保形自适应抗干扰系统如图1所示，包括天线单元、射频通道单元和基带单元。
[0029]其中，天线单元包括阵列天线和TR通道，阵列天线用于实现电磁辐射信号和电信号的相互转换，TR通道用于对收发信号进行移相和放大处理。如果采用全数字阵接收方案，64个阵列需要64路变频接收通道和64路ADC采集通道，该方案会导致射频通道单元和基带单元设计极其复杂，且不满足DZ设备的安装环境。本专利技术通过对TR移相放大后的信号进行功率合成，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于DZ数据链系统的波束保形自适应抗干扰系统，其特征在于，包括天线单元、射频通道单元和基带单元；其中，天线单元包括阵列天线和TR通道，阵列天线用于实现电磁辐射信号和电信号的相互转换，TR通道用于对收发信号进行移相和放大处理；射频通道单元包括1个发射通道和4个接收通道，其中，发射通道用于DAC输出信号上变频和放大；接收通道用于对接收信号下变频和中频放大，将射频信号搬移至ADC采集要求的指标范围内；基带单元包括4路ADC、1路DAC以及FPGA数字信号处理器；ADC用于接收信号模数变换；DAC用于发射信号的模数变换；FPGA处理器用于对接收的4路信号进行下变频、波束合成和调零处理，实现对接收信号中干扰的抑制和期望信号的接收。2.如权利要求1所述的系统，其特征在于，通过对TR移相放大后的信号进行功率合成，16个阵元组成一个子阵，每个子阵输出一路接收信号，子阵降维处理后总共输出4路信号。3.一种用于DZ数据链系统的波束保形自适应抗干扰方法，其特征在于，采用如权利要求1或2所述系统实现，具体步骤为：步骤1，根据波束指向，天线阵列对接收到的信号模拟加权；然后对各个子阵进行功率合成，得到降维合成输出Z(k)；最后对Z(k)矩阵进行变换，将2行2列...

【专利技术属性】
技术研发人员：郭鑫，丁峰，马世银，邵瑜，李雯，李亚楠，郝强，陈飞，
申请(专利权)人：北京航天科工世纪卫星科技有限公司，
类型：发明
国别省市：