具有受保护的JTAG接口的FPGA芯片制造技术

本公开涉及一种具有受保护的JTAG接口的FPGA芯片。一个方面提供了一种被安装在印刷电路板(PCB)上的FPGA芯片。所述FPGA芯片可以包括：联合测试动作组(JTAG)接口，包括多个输入/输出引脚和启用引脚；以及控制逻辑块，被耦合至所述JTAG接口的所述启用引脚。所述控制逻辑块可以从片外控制单元接收控制信号，并且基于接收到的所述控制信号来控制所述启用引脚的逻辑值，从而便于所述片外控制单元锁定或解锁所述JTAG接口。所述FPGA芯片还可以包括检测逻辑块，以检测对所述FPGA芯片的未授权访问。所述检测逻辑的输入被耦合至所述启用引脚，并且耦合所述检测逻辑块的所述输入和所述启用引脚的导电迹线位于所述PCB的内层上。脚的导电迹线位于所述PCB的内层上。脚的导电迹线位于所述PCB的内层上。

【技术实现步骤摘要】
具有受保护的JTAG接口的FPGA芯片

技术介绍

[0001]本公开大体上涉及一种现场可编程门阵列(FPGA)芯片。更具体地，本公开涉及一种保护FPGA芯片的测试和控制接口以防止对FPGA芯片的未授权访问的系统和方法。

技术实现思路

[0002]在一个实施例中，提供了一种被安装在印刷电路板(PCB)上的FPGA芯片。该FPGA芯片可以包括：联合测试动作组(JTAG)接口，包括多个输入/输出引脚和启用引脚；以及控制逻辑块，被耦合至该JTAG接口的启用引脚。该控制逻辑块可以从片外控制单元接收控制信号，并且基于接收到的控制信号来控制启用引脚的逻辑值，从而便于片外控制单元锁定或解锁JTAG接口。该FPGA芯片还可以包括检测逻辑块，用以检测对FPGA芯片的未授权访问。检测逻辑的输入被耦合至启用引脚，并且耦合检测逻辑块的输入和启用引脚的导电迹线位于PCB的内层上
[0003]在另一个实施例中，一种保护被安装在印刷电路板(PCB)上的现场可编程门阵列(FPGA)芯片的方法包括：将FPGA芯片配置为包括控制逻辑块和检测逻辑块；将该控制逻辑块的输出耦合至FPGA芯片的联合测试动作组(JTAG)接口的启用引脚，以允许该控制逻辑块从片外控制单元接收控制信号并且基于接收到的控制信号来控制启用引脚的逻辑值，从而便于片外控制单元锁定或解锁JTAG接口；以及将该检测逻辑块的输入耦合至该启用引脚以检测对该FPGA芯片的未授权访问，其中耦合检测逻辑块的输入和启用引脚的导电迹线位于该PCB的内层上。
附图说明
[0004]图1图示了根据本申请的一个方面的用于实施联合测试动作组(JTAG)保护的系统架构。
[0005]图2A图示了根据本申请的一个方面的启用信号检测逻辑的框图。
[0006]图2B图示了根据本申请的一个方面的启用信号检测逻辑200的真值表。
[0007]图3A图示了根据本申请的一个方面的JTAG信号检测逻辑的框图。
[0008]图3B图示了根据本申请的一个方面的JTAG信号检测逻辑300的真值表。
[0009]图4A图示了根据本申请的一个方面的控制逻辑的框图。
[0010]图4B图示了根据本申请的一个方面的控制逻辑400的真值表。
[0011]图5图示了根据本申请的一个方面的PCB迹线的示意图。
[0012]图6提供了图示根据本申请的一个方面的用于解锁FPGA的JTAG接口的过程的流程图。
[0013]图7提供了图示根据本申请的一个方面的用于检测对JTAG接口的入侵的过程的流程图。
[0014]图8图示了根据本申请的一个方面的便于FPGA设备的JTAG接口的运行时控制的计算机系统。
[0015]在附图中，相同的附图标记指代相同的附图元件。
具体实施方式
[0016]以下描述被呈现以使本领域的任何技术人员能够制造和使用示例，并且在特定应用及其要求的上下文中提供。所公开示例的各种修改对于本领域技术人员来说将是显而易见的，并且在不脱离本公开的精神和范围的情况下，本文定义的一般原理可以被应用于其他示例。因此，本公开的范围不被限于所示出的实施例，而是应被赋予与本文公开的原理和特征一致的最广范围。
[0017]网络切换设备(例如交换机和路由器)通常使用FPGA设备作为系统控制器以用于各种功能，诸如功率管理、芯片间和外围通信等。在开发和制造测试阶段期间，FPGA芯片内部的数字设计逻辑可以使用联合测试动作组(JTAG)技术进行测试。更具体地，FPGA芯片可以被配备有JTAG接口(其可以有两个、四个或五个引脚，取决于JTAG版本)。为了防止对FPGA的未授权访问(例如对FPGA闪存进行回火)，JTAG接口应该被保护。在当前实践中，JTAG接头从FPGA被安装的印刷电路板(PCB)中被物理移除，从而防止任何人访问FPGA。然而，这可能会给普通用户带来维护问题。用户将不得不将有缺陷的单元运回制造商，而不是在现场访问以执行测试和调试。在没有在JTAG顶部实施下一级保护的情况下，整个系统可能容易受到攻击，并且可能被黑客滥用。
[0018]本公开提供了对保护JTAG接口而不从PCB中物理移除JTAG报头的问题的解决方案。根据一个方面，待保护FPGA芯片可以被编程为包括控制逻辑块和检测逻辑块。控制逻辑块可以经由FPGA上的I/O引脚输出控制信号。这种I/O引脚可以被电耦合至JTAG接口的启用引脚(即，JTAGEN)。换句话说，控制逻辑块的输出可以启用或禁用JTAG接口。控制逻辑块可以接收来自FPGA外部设备的输入，诸如交换机中央处理器(CPU)，从而允许在CPU上运行的控制软件启用/禁用JTAG接口。检测逻辑块可以监测JTAG引脚上的活动，包括JTAGEN和时钟引脚(即，TCK)。异常活动(例如意外的启用信号或时钟信号)可以触发检测逻辑块向控制逻辑块发送警报信号。在接收到警报信号时，控制逻辑块可以禁用JTAG接口，从而防止对FPGA的未授权访问。
[0019]图1图示了根据本申请的一个方面的用于实施JTAG保护的系统架构。更具体地，图1示出了交换机PCB 100的局部视图。交换机PCB 100可以包括FPGA芯片102、交换机CPU 120和外围设备122。其他交换机组件(诸如交换机端口)未在图1中示出。
[0020]FPGA芯片102可以被用作针对交换机的控制器，并且可以被用于控制外围设备122(诸如电源)。FPGA芯片102可以包括各种功能块，包括JTAG接口104、启用信号检测(EN_DET)逻辑块106、JTAG信号检测(JTAG_DET)逻辑块108、控制逻辑块112、闪存114和闪存控制器116。
[0021]JTAG接口104可以是标准FPGA特征以允许开发者对FPGA芯片102进行编程和调试。在图1所示的示例中，JTAG接口104可以被耦合至FPGA芯片102的五个连接器引脚，以便于JTAG信号的输入/输出，包括测试模式选择(TMS)信号、测试时钟(TCK)信号、测试数据输入(TDI)信号、测试数据输出(TDO)信号和JTAG启用(JTAGEN)信号。更具体地，JTAGEN引脚132的逻辑值可以锁定/解锁JTAG接口104，并且将其他四个JTAG引脚(即，TMS、TCK、TDI和TDO)置于两种不同的(专用或共享)模式。在一个示例中，当JTAGEN为高电平(或逻辑“1”)时，
JTAG接口104被解锁，并且JTAG引脚被置于专用模式。在JTAG接口104解锁的情况下，准许访问闪存114(例如经由信号迹线110)，并且设备编程或其他JTAG相关功能是可用的。当JTAGEN为低电平(或逻辑“0”)时，JTAG接口104被锁定，并且JTAG引脚被置于共享模式，允许它们被用作通用I/O(GPIO)引脚。在JTAG接口104锁定的情况下，对闪存114的访问被阻止。
[0022]图1示出了JTAGEN引脚132可以被电耦合(例如经由PCB 100上的导电迹线)至FPGA芯片102的另一I/O引脚134。因此，JTAG接口104本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种被安装在印刷电路板PCB上的现场可编程门阵列FPGA芯片，包括：联合测试行动组JTAG接口，包括多个输入/输出I/O引脚和启用引脚；控制逻辑块，被耦合至所述JTAG接口的所述启用引脚，其中所述控制逻辑块用以从片外控制单元接收控制信号并且基于接收到的所述控制信号来控制所述启用引脚的逻辑值，从而便于所述片外控制单元锁定或解锁所述JTAG接口；以及检测逻辑块，用以检测对所述FPGA芯片的未授权访问，其中对所述检测逻辑的输入被耦合至所述启用引脚，并且其中耦合所述检测逻辑块的所述输入和所述启用引脚的导电迹线位于所述PCB的内层上。2.根据权利要求1所述的FPGA芯片，还包括第二检测逻辑块，其中所述第二检测逻辑块的输入被耦合至所述JTAG接口的至少一个I/O引脚，从而便于所述至少一个I/O引脚上的异常信号的检测。3.根据权利要求2所述的FPGA芯片，其中所述至少一个I/O引脚包括测试时钟TCK引脚，并且其中所述第二检测逻辑块被配置为响应于检测到所述TCK引脚上的意外脉冲而生成警报信号。4.根据权利要求1所述的FPGA芯片，其中所述检测逻辑块被配置为响应于检测到所述启用引脚上的意外转变而生成警报信号。5.根据权利要求1所述的FPGA芯片，其中所述片外控制单元是中央处理单元CPU，并且其中所述控制信号包括访问密钥。6.根据权利要求5所述的FPGA芯片，其中所述控制逻辑块还包括：比较器，被配置为将所述控制信号中所包括的所述访问密钥与被存储在所述FPGA芯片内的存储器中的访问密钥比较；以及逻辑门，被配置为：响应于所述比较器确定所述控制信号中所包括的所述访问密钥与被存储在所述存储器中的所述访问密钥相匹配，将解锁信号输出到所述启用引脚以解锁所述JTAG接口；以及响应于所述比较器确定所述控制信号中所包括的所述访问密钥与被存储在所述存储器中的所述访问密钥不匹配，将锁定信号输出到所述启用引脚以锁定所述JTAG接口。7.根据权利要求6所述的FPGA芯片，其中所述控制逻辑还包括定时器，其中所述定时器响应于所述比较器确定所述控制信号中所包括的所述访问密钥与被存储在所述存储器中的所述访问密钥相匹配而被启动，并且其中所述逻辑门被配置为响应于所述定时器的到期而将锁定信号输出到所述启用引脚以锁定所述JTAG接口。8.根据权利要求1所述的FPGA芯片，其中所述控制逻辑块的输出和所述启用引脚经由位于所述PCB的顶层上的导电迹线被耦合，并且其中所述导电迹线包括可分离电阻器，以允许所述控制逻辑块在所述FPGA芯片的开发期间与所述FPGA芯片解耦。9.根据权利要求1所述的FPGA芯片，其中所述控制逻辑块被配置为响应于所述检测逻辑块检测到对所述FPGA芯片的未授权访问而执行一个或多个动作。10.根据权利要求1所述的FPGA芯片，其中所述一个或多个动作包括：记录和报告所述未授权访问；发送控制信号以关闭被耦合至所述FPGA芯片的一个或多...

【专利技术属性】
技术研发人员：刘雄秀，庄开结，
申请(专利权)人：慧与发展有限责任合伙企业，
类型：发明
国别省市：