靴带式开关制造技术

本发明专利技术公开了一种靴带式开关，包含：第一电晶体、第二电晶体、第一电容、三个开关以及一个开关电路。开关电路包含第一开关、第二开关、第二电容以及反相器电路。第一电晶体接收输入电压并且输出输出电压。第二电晶体的第一端接收输入电压，且第二端耦接第一电容的第一端。第一开关的控制端接收时脉。第二开关耦接于第一电晶体的控制端与第一开关之间。反相器电路的输入端耦接第一开关的控制端。第二电容耦接于第一电晶体的控制端与反相器电路的输出端之间。之间。之间。

【技术实现步骤摘要】
靴带式开关


[0001]本案是关于靴带式开关(bootstrapped switch)，尤其是关于快速导通与快速关闭的靴带式开关。

技术介绍

[0002]图1为公知的靴带式开关的电路图。靴带式开关10包含开关101、开关102、开关103、开关104、开关105、N型金氧半场效电晶体(metal
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oxide
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semiconductor field
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effect transistor,MOSFET)(以下简称NMOS电晶体)106以及抬举电容(bootstrap capacitor)107。靴带式开关10的输入端VI及输出端VO分别耦接NMOS电晶体106的源极(source)与漏极(drain)。NMOS电晶体106的栅极(gate)一方面通过开关105耦接至电压源V3，另一方面通过开关104耦接至抬举电容107的其中一端及开关101的其中一端。开关101的另一端耦接电压源V1。抬举电容107的另一端通过开关102耦接至电压源V2，以及通过开关103耦接至NMOS电晶体106的源极与靴带式开关10的输入端VI。电压源V1为高电压准位VDD，而电压源V2及电压源V3则为接地准位。靴带式开关10的操作为本
具有通常知识者所熟知，故不再赘述。
[0003]开关105的状态(导通或不导通)决定NMOS电晶体106的状态(导通或不导通)。换言之，开关105的反应时间愈短(即，使NMOS电晶体106的栅极愈快到达目标电压)，NMOS电晶体106的状态愈能够与系统时脉一致，使得靴带式开关10的表现更佳(例如，速度更快、取样的结果更准确)。换言之，开关105的设计在靴带式开关10扮演重要的角色。

技术实现思路

[0004]鉴于先前技术之不足，本专利技术之一目的在于提供一种靴带式开关以改善先前技术的不足。
[0005]本专利技术的一实施例提供一种靴带式开关，用来接收一输入电压并且输出一输出电压，包含：一第一电晶体、一第一电容、一第二电晶体、一第一开关、一第二开关、一第三开关、一第四开关、一第五开关、一反相器电路以及一第二电容。第一电晶体具有一第一端、一第二端及一第一控制端，其中，该第一电晶体由该第一端接收该输入电压，且由该第二端输出该输出电压。第一电容具有一第三端及一第四端。第二电晶体具有一第五端、一第六端及一第二控制端，其中，该第二电晶体由该第五端接收该输入电压，该第六端电连接该第一电容的该第三端，且该第二控制端电连接该第一电晶体的该第一控制端。第一开关耦接于该第一电容的该第三端与一第一参考电压之间。第二开关耦接于该第一电容的该第四端与一第二参考电压之间。第三开关耦接于该第一电容的该第四端与该第一电晶体的该第一控制端之间。第四开关具有一第三控制端且耦接于该第一参考电压。第五开关耦接于该第一电晶体的该第一控制端与该第四开关之间。反相器电路具有一输入端及一输出端，其中，该输入端耦接该第四开关之该第三控制端，且该反相器电路用来反相该第三控制端之一电压。第二电容具有一第七端及一第八端，其中，该第七端耦接该反相器电路之该输出端，且该第
八端耦接该第一控制端。
[0006]本专利技术之另一实施例提供一种靴带式开关，用来接收一输入电压并且输出一输出电压，包含：一第一电晶体、一第一电容、一第二电晶体、一第一开关、一第二开关、一第三开关、一第四开关、一第五开关、一第六开关、一第七开关、一第八开关、一第九开关以及一第二电容。第一电晶体具有一第一端、一第二端及一第一控制端，其中，该第一电晶体由该第一端接收该输入电压，且由该第二端输出该输出电压；第一电容具有一第三端及一第四端；第二电晶体具有一第五端、一第六端及一第二控制端，其中，该第二电晶体由该第五端接收该输入电压，该第六端电连接该第一电容的该第三端，且该第二控制端电连接该第一电晶体的该第一控制端；第一开关耦接于该第一电容的该第三端与一第一参考电压之间；第二开关耦接于该第一电容的该第四端与一第二参考电压之间；第三开关耦接于该第一电容的该第四端与该第一电晶体的该第一控制端之间；第四开关具有一第三控制端且耦接于该第一参考电压；第五开关耦接于该第一电晶体的该第一控制端与该第四开关之间；第二电容具有一第七端及一第八端，其中，该第七端通过该第六开关耦接该第一参考电压以及通过该第七开关耦接该第一控制端，且该第八端通过该第八开关接收该输入电压以及通过该第九开关耦接该第一参考电压。该第六开关及该第七开关不同时导通，以及该第八开关及该第九开关不同时导通。
[0007]本专利技术的靴带式开关能够快速导通及/或快速关闭。相较于传统技术，本专利技术之靴带式开关能够操作在更高速。
[0008]有关本专利技术的特征、实作与功效，兹配合附图作实施例详细说明如下。
附图说明
[0009]图1为公知的靴带式开关的电路图；
[0010]图2为本专利技术靴带式开关的一实施例的电路图；
[0011]图3显示时脉Φ1及时脉Φ1b的一个示例；
[0012]图4为本专利技术靴带式开关的另一实施例的电路图；以及
[0013]图5为本专利技术靴带式开关的另一实施例的电路图。
具体实施方式
[0014]以下说明内容之技术用语系参照本
之习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语之解释系以本说明书之说明或定义为准。
[0015]本专利技术之公开内容包含靴带式开关。由于本专利技术之靴带式开关所包含之部分元件单独而言可能为已知元件，因此在不影响该装置专利技术之充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以节略。
[0016]图2为本专利技术靴带式开关之一实施例的电路图。靴带式开关100从输入端IN接收输入电压Vin并且从输出端OUT输出输出电压Vout，靴带式开关100包含开关110、开关120、开关130、开关140、开关150、开关160、开关170、抬举电容Cb、电容Cq以及反相器电路180。开关电路SW1对应图1的开关105。开关110、开关120、开关130、开关140、开关150、开关160及开关170可以分别以电晶体M1、电晶体M7、电晶体M2、电晶体M3、电晶体M8、电晶体M4及电晶体M11实现。每个电晶体具有一第一端、一第二端以及一控制端；第一端及第二端是该电晶体所形
成的开关的两端。对金氧半场效电晶体(Metal
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Oxide
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Semiconductor Field
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Effect Transistor,MOSFET)而言，第一端可以是源极及漏极的其中一者，第二端是源极及漏极的另一者，而控制端是栅极。对双极性接面型电晶体(bipolar junction transistor,BJT)而言，第一端可以是集极(collector)及射极(emitter)的其中一者，第二端是集极及射极另一者，而控制端是基极(base)。
[0017]如图2所示，电晶体M1的控制端与电晶体M7的控制端互相电连接。电晶体M1以第一端接收本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种靴带式开关，用来接收一输入电压并且输出一输出电压，包含：一第一电晶体，具有一第一端、一第二端及一第一控制端，其中，该第一电晶体由该第一端接收该输入电压，且由该第二端输出该输出电压；一第一电容，具有一第三端及一第四端；一第二电晶体，具有一第五端、一第六端及一第二控制端，其中，该第二电晶体由该第五端接收该输入电压，该第六端电连接该第一电容的该第三端，且该第二控制端电连接该第一电晶体的该第一控制端；一第一开关，耦接于该第一电容的该第三端与一第一参考电压之间；一第二开关，耦接于该第一电容的该第四端与一第二参考电压之间；一第三开关，耦接于该第一电容的该第四端与该第一电晶体的该第一控制端之间；一第四开关，具有一第三控制端且耦接于该第一参考电压；一第五开关，耦接于该第一电晶体的该第一控制端与该第四开关之间；一反相器电路，具有一输入端及一输出端，其中，该输入端耦接该第四开关的该第三控制端，且该反相器电路用来反相该第三控制端的一电压；以及一第二电容，具有一第七端及一第八端，其中，该第七端耦接该反相器电路的该输出端，且该第八端耦接该第一控制端。2.根据权利要求1的靴带式开关，其中，于一第一时脉相位时，该第一开关、该第二开关、该第四开关及该第五开关导通且该第三开关不导通，以充电该第一电容；于一第二时脉相位时，该第三开关导通且该第一开关、该第二开关、该第四开关及该第五开关不导通。3.根据权利要求1的靴带式开关，其中，该第五开关具有一第四控制端，且该第四控制端电连接该第二参考电压。4.根据权利要求1的靴带式开关，其中，该反相器电路包含奇数个反相器。5.一种靴带式开关，用来接收一输入电压并且输出一输出电压，包含：一第一电晶体，具有一第一...

【专利技术属性】
技术研发人员：吴彦霆，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：