一种延迟计算块计算效率提升方法、系统、设备及介质技术方案

本发明专利技术公开了一种延迟计算块计算效率提升方法、系统、设备及介质，属于本发明专利技术涉及人工智能、存算一体和延迟计算技术领域，包括：将8bit无符号数作为共模权重值W

【技术实现步骤摘要】
一种延迟计算块计算效率提升方法、系统、设备及介质


[0001]本专利技术涉及人工智能、存算一体和延迟计算
，具体涉及一种延迟计算块计算效率提升方法、系统、设备及介质。

技术介绍

[0002]人工智能神经网络在各行各业的应用越来越广泛，随着研究的深入，不同应用向人工智能神经网络提出了更高的计算要求。由于存储单元和计算单元的分离，传统的冯诺依曼架构已经不能满足日益增长的计算需求，为了打破存储单元和计算单元之间的“存储墙”，科研人员提出“存算一体”的新型计算架构以达到当前人工智能神经网络的计算需求。
[0003]为实现“存算一体”架构，科研人员提出了多种电路结构，最新研究表明基于静态随机存取存储器(SRAM)和延迟单元的延迟计算块可以在时域以延迟累积的形式高效地完成神经网络计算。由于SRAM在CMOS工艺下制备已经相当成熟，且延迟单元可用CMOS电路结构实现，因此相比于其他形式的电路结构，延迟计算块不依赖新型存储器件，在实现上更加简单，可以更快地投入实际应用。
[0004]在输入数据为无符号数的应用背景下，由于电路结构的限制以及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种延迟计算块计算效率提升方法，其特征在于，包括：将8bit无符号数作为共模权重值W
CM
，再加上或减去一个最高位为0的8bit无符号数差模权重值W
DM
，将8bit无符号数转化为8bit有符号数，得到真实值的二进制码；基于所述二进制码利用存算一体延迟计算电路进行延迟计算，在一个计算时钟周期内，完成内积计算。2.根据权利要求1所述的延迟计算块计算效率提升方法，其特征在于，所述将8bit无符号数作为共模权重值W
CM
，再加上或减去一个最高位为0的8bit无符号数差模权重值W
DM
，包括：式中，Y、Y
DM,
和Y
DM
分别为MWDCB权重未经过差共模编码的计算输出、MWDCB权重经过差共模编码后的输出和Y
DM,
中差模权重相关的输出；IN
i
为MWDCB的输入向量，i表示为MWDCB的第i通道；W
i
、W
DM,
、W
CMi
、W
DMi
、W
DM,
]7]和W
DM,
[6:0]分别为未经过差共模编码的权重向量、差共模编码后的权重向量、共模部分权重向量、差模部分权重向量、W
DMi
的最高比特位向量和W
DMi
的0至6比特位向量，a、b表示两个函数。3.根据权利要求1所述的延迟计算块计算效率提升方法，其特征在于，所述得到真实值的二进制码之后还包括23bit求补码方法：差共模权重首位取反；差共模权重首位对应的DCB所产生的延迟累积值在移位相加还原为15bit数字信号后，应对按位取反，并在首位前拼接1bit数据“1”作为符号位，在末位后拼接7bit数据“1111111”作为最高位对应的移位加权，最后在求和电路中完成加一操作；所述差共模权重低7位对应的延迟计算块所产生的延迟累积值在移位相加还原为数字信号后，应将其转换为23bit有符号数，并将其符号位置“0”，然后与所述补码求和，得到23bit的有符号数结果。4.根据权利要求3所述的延迟计算块计算效率提升方法，其特征在于，还包括通过判断23bit结果的符号位来代替RELU激活函数。5.一种延迟计算块计算效率提升电路，其特征在于，包括：差共模权重模块，用于在一个计算时钟周期内，将8bit无符号数作为共模权重值W
CM
，再加上或减去一个最高位为0的8bit无符号数差模权重值W
DM
，将8bit无符号数转化为8bit有符号数，得到真实值的二进制码；延迟计算模块，用于基于所述二进制码利用...

【专利技术属性】
技术研发人员：彭国政，王辰，宋睿，张鋆，焦飞，
申请(专利权)人：国网山东省电力公司信息通信公司国家电网有限公司，
类型：发明
国别省市：