一种驱动电路及控制方法技术

本发明专利技术公开了一种驱动电路及控制方法，所述控制方法通过逻辑电路使驱动电路的输入信号的上升沿分别沿着第一、第二逻辑运算路径传输到上拉功率开关管和下拉功率开关管的驱动控制端，使驱动电路的输入信号的下降沿分别沿着第三、第四逻辑运算路径传输到上拉功率开关管和下拉功率开关管的驱动控制端，根据不同路径上信号的传输时差分别控制上升沿死区时间和下降沿死区时间，实现上升沿、下降沿死区时间的独立控制。间的独立控制。间的独立控制。

【技术实现步骤摘要】
一种驱动电路及控制方法


[0001]本专利技术涉及开关电源领域，特别涉及半桥或全桥变换器中功率开关管的驱动控制方法及电路。

技术介绍

[0002]在开关电源技术中，驱动电路对整体系统的效率和性能起着至关重要的作用。在驱动电路的设计中，由于金属绑定打线以及封装等原因，电路中存在寄生电感，当开关管导通的瞬间，由于寄生电感的存在，驱动电路的输出端会产生抖动，使驱动波形产生畸变。其次，功率开关管的死区时间也影响着整体系统的性能，而死区时间的长短应根据具体电路系统选择合适的时间。因此，根据不同电系统以及系统工作的不同工况来调节死区时间变得尤为关键。

技术实现思路

[0003]本专利技术的目的在于，提供一种驱动电路及控制方法，从而实现对输入信号上、下沿死区时间的独立控制，并抑制输出的驱动波形的抖动现象。
[0004]为达到上述目的，本专利技术采用如下技术方案：
[0005]一种驱动电路控制方法，其特征在于，所述驱动电路包括逻辑电路、上拉功率开关管和下拉功率开关管，所述上拉功率开关管与所述下拉功率开关管串联，并以它们的公共连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种驱动电路控制方法，其特征在于，所述驱动电路包括逻辑电路、上拉功率开关管和下拉功率开关管，所述上拉功率开关管与所述下拉功率开关管串联，并以它们的公共连接端作为所述驱动电路的输出端，所述驱动电路的输入信号通过所述逻辑电路输入，所述逻辑电路的第一、第三输出端分别与所述上拉功率开关管和下拉功率开关管的驱动控制端连接，控制所述上拉功率开关管导通，并且所述下拉功率开关管关断时，所述驱动电路输出高电平，控制所述上拉功率开关管关断，并且所述下拉功率开关管导通时，所述驱动电路输出低电平；所述控制方法包括如下步骤：通过所述逻辑电路使所述驱动电路的输入信号的上升沿分别沿着第一、第二逻辑运算路径传输到所述上拉功率开关管和所述下拉功率开关管的驱动控制端，使所述驱动电路的输入信号的下降沿分别沿着第三、第四逻辑运算路径传输到所述上拉功率开关管和所述下拉功率开关管的驱动控制端；根据第一、第二逻辑运算路径传输的时差，控制上升沿死区时间；根据第三、第四逻辑运算路径传输的时差，控制下降沿死区时间。2.根据权利要求1所述的驱动电路控制方法，其特征在于，所述第一逻辑运算路径和第四逻辑运算路径上均设有延时电路。3.根据权利要求1或2所述的驱动电路控制方法，其特征在于，所述上拉功率开关管和下拉功率开关管均由两个以上的开关管同极并联而成，且所述上拉功率开关管和下拉功率开关管在导通时，其中的开关管为依次导通，关断时，则为同步关断。4.根据权利要求3所述的驱动电路控制方法，其特征在于，所述上拉功率开关管采用PMOS管，所述下拉功率开关管采用NMOS管，且为每个所述PMOS管增设一个与该PMOS管同步导通和关断的NMOS管，该NMOS管的漏极与所述PMOS管的源极相连，该NMOS管的源极与所述PMOS管的漏极相连。5.一种驱动电路，特征在于，其包括逻辑电路和驱动模块；所述驱动模块包括驱动控制电路1、驱动控制电路3，以及上拉功率开关管和下拉功率开关管；所述驱动电路的输入信号通过所述逻辑电路输入，所述逻辑电路的第一输出端通过所述驱动控制电路1与所述上拉功率开关管的控制端相连，所述逻辑电路的第三输出端通过所述驱动控制电路3与所述下拉功率开关管的控制端相连，所述上拉功率开关管与所述下拉功率开关管串联，并以它们的公共连接端作为所述驱动电路的输出端，所述上拉功率开关管导通，并且所述下拉功率开关管关断时，所述驱动电路输出高电平，所述上拉功率开关管关断，并且所述下拉功率开关管导通时，所述驱动电路输出低电平；对于所述驱动电路的输入信号的上升沿，所述逻辑电路分配其沿着第一、第二逻辑运算路径分别传输到其第一、第三输出端，上升沿死区时间由所述第一、第二逻辑运算路径的传输时差控制；对于所述驱动电路的输入信号的下降沿，所述逻辑电路分配其沿着第三、第四逻辑运算路径分别传输到其第一、第三输出端，下降沿死区时间由所述第三、第四逻辑运算路径的...

【专利技术属性】
技术研发人员：罗治民，朱智勇，梁萍，
申请(专利权)人：广州金升阳科技有限公司，
类型：发明
国别省市：