本发明专利技术公开了一种主备时钟链路高精度相位差测量装置及方法，应用于通信技术领域，包括：参考信号公共振荡器：用于为混频鉴相器提供公共参考频率信号、相同的主用时钟信号相位差值测量模块和备用时钟信号相位差值测量模块，包括：混频鉴相器：用于对时钟信号进行混频鉴相得到比相信号；模数转换器：用于将所述比相信号转化为数字信号；数字测相位分析模块：用于所述数字信号的高频率采样，进行相位差值计算；主备信号相位差输出模块：用于根据主用时钟信号相位差值测量模块和备用时钟信号相位差值测量模块输出的相位差值，输出主备信号相位差。本发明专利技术提高了测量分辨率，增强了测量抗噪声干扰能力，保证了相位差的测量精度。保证了相位差的测量精度。保证了相位差的测量精度。
【技术实现步骤摘要】
一种主备时钟链路高精度相位差测量装置及方法
[0001]本专利技术涉及通信
，特别涉及一种主备时钟链路高精度相位差测量装置及方法。
技术介绍
[0002]卫星时钟参考信号的冗余备份主要通过两路相互独立的参考频率信号互为热备份的方法来实现。正常情况下主要依靠工作参考频率源，在必要时自动切换到热备份参考频率源，两系统实行一主一备并行运行模式，并进行信号交叉比对。为了保证参考频率信号的连续性和完整性，必须对两套系统进行实时监测，当检测到系统变化超过事先设定的阈值时，判断变化来源，自动切换正常运行的系统，并产生报警信号。卫星热备参考时钟的平稳切换技术的难点主要在于主用备用时钟参考信号的高精度同步方法，以及如何实现切换前后系统输出频率信号的相位和频率保持一致。
[0003]为了保障时钟主备链路的频率和相位一致性指标能满足系统需求，需要对主备链路频率和相位偏差进行高分辨率、低噪声的测量，从而保证输出时钟频率信号的稳定性、可靠性和连续性。常用的相位比对方法是首先对两个比较的信号进行调理，然后通过鉴相器后得到鉴相脉冲，即相位差脉宽。再由鉴相脉冲控制计数器的开关门，用高频的时钟脉冲填充相位差的脉宽测得相位差值。计数器是以鉴相脉冲信号的上升沿或下降沿为触发信号的，所以由这种方法测量存在
±
1个时钟脉冲的计数误差，测量分辨率取决于时钟脉冲的周期。
[0004]为此，如何提供一种能够对主备链路频率和相位偏差进行高分辨率、低噪声的测量，从而保证输出时钟频率信号的稳定性、可靠性和连续性的主备时钟链路高精度相位差测量装置及方法是本领域技术人员亟需解决的问题。
技术实现思路
[0005]有鉴于此，本专利技术提出了一种主备时钟链路高精度相位差测量装置及方法。
[0006]为了实现上述目的，本专利技术采用如下技术方案：
[0007]一种主备时钟链路高精度相位差测量装置，包括：参考信号公共振荡器、主用时钟信号相位差值测量模块、备用时钟信号相位差值测量模块以及主备信号相位差输出模块；
[0008]主用时钟信号相位差值测量模块和备用时钟信号相位差值测量模块相同，包括：
[0009]混频鉴相器：用于对时钟信号进行混频鉴相得到比相信号；
[0010]模数转换器：用于将比相信号转化为数字信号；
[0011]数字测相位分析模块：用于数字信号的高频率采样，进行相位差值计算；
[0012]参考信号公共振荡器：用于为混频鉴相器提供公共参考频率信号；
[0013]主备信号相位差输出模块：用于根据主用时钟信号相位差值测量模块和备用时钟信号相位差值测量模块输出的相位差值，输出主备信号相位差。
[0014]可选的，数字测向位分析模块，包括：数字锁相环路PLL、数字采样时钟产生器、相
位测量输出模块；
[0015]数字锁相环路PLL，包括：依次连接的乘法器、积分清零器、鉴相器、低通滤波器、数字频率合成器DDS；
[0016]乘法器：用于数字正弦信号的相乘下变频；
[0017]积分清零器:用于使输出信号与输入信号的时间积分值成比例输出；
[0018]鉴相器：用于两个数字正弦相乘信号的鉴相；
[0019]低通滤波器：用于积分信号的环路低通滤波；
[0020]数字频率合成器DDS：用于将数字低通滤波的输出值转化为参考频率输出；
[0021]数字采样时钟产生器：用于将输入的采样时钟信号生成非整数频率的采样时钟，作用于数字锁相环路PLL的工作时钟；
[0022]相位测量输出模块：用于将秒脉冲信号PPS和数字锁相环路PLL的输出信号进行相位差值测量并输出。
[0023]可选的，主备信号相位差为主用时钟信号相位差值测量模块和备用时钟信号相位差值测量模块输出的的相位差值之差。
[0024]可选的，数字测相位分析模块和主备信号相位差输出模块均存储于计算机。
[0025]本专利技术还提供一种应用上述主备时钟链路高精度相位差测量装置的方法，包括：
[0026]步骤(1)：基于参考信号公共振荡器提供的公共参考频率信号，通过混频鉴相器分别对主用时钟信号和备用时钟信号进行混频鉴相，得到主比相信号和备比相信号；
[0027]步骤(2)：通过模数转换器分别将主比相信号和备比相信号转化为数字信号，并分别输入至数字测相位分析模块，进行相位差值计算；
[0028]步骤(3)：主备信号相位差输出模块根据主用时钟信号和备用时钟信号的相位差值，输出主备信号相位差。
[0029]可选的，数字测相位分析模块，进行相位差值计算，具体为：
[0030]主链路为A，备链路为B，则A和B的采样信号分别为：
[0031]d
A
(n)＝Asin(θ)，d
A
(n
‑
1)＝Asin(θ
‑
φ)；
[0032]d
B
(n)＝B sin(θ+Δθ)，d
B
(n
‑
1)＝B sin(θ+Δθ
‑
φ)；
[0033]相位差测量结果为：
[0034]d(Δθ)＝d
A
(n
‑
1)d
B
(n)
‑
d
B
(n
‑
1)d
A
(n)＝2AB sin(φ)sin(θ)；
[0035]设计时令接近90度，则d(Δθ)≈2AB
·
θ。
[0036]可选的，主备信号相位差为主用时钟信号和备用时钟信号的相位差值之差。
[0037]可选的，相位差计算以及主备信号相位差计算均在计算机上完成。
[0038]经由上述的技术方案可知，与现有技术相比，本专利技术提出了一种主备时钟链路高精度相位差测量装置及方法。通过设计用一个公共振荡器分别与需要测量相位差的两个信号源鉴相，得到的两个相位差通过相减能抵消公共振荡器的影响，从而得到两个信号源的相位差值。其中两个相位差的测量以及相减处理均是通过模/数器件转换成数字信号后在计算机中完成的。与公共振荡器的鉴相处理能降低信号源的频率，等价于放大两个信号的相位差，提高了测量的分辨率，而公共振荡器引入的相位噪声是可以通过双平衡的结构设计得以抵消的。并且，通过用数字信号处理代替传统计数器的相位差测量解决方案，以高采样率采样鉴相器输出的信号，计算相位差值，代替了传统的过零检测电路和计数器的功能，
增强了测量抗噪声干扰能力，保证了相位差的测量精度。
[0039]与现有技术相比，本专利技术存在如下优点：
[0040]测量带宽大大收缩，测量精度大大提高。采用窄带跟踪环路测量的相位后，相位噪声取决于环路带宽，其中，P
10M
(f)为噪声功率谱密度；B
L
为环路带宽，环路带宽越窄，相位测量精度越高，比如10MHz参考时钟信号，当环路带宽取为1KHz，测量本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种主备时钟链路高精度相位差测量装置，其特征在于，包括：参考信号公共振荡器、主用时钟信号相位差值测量模块、备用时钟信号相位差值测量模块以及主备信号相位差输出模块；所述主用时钟信号相位差值测量模块和所述备用时钟信号相位差值测量模块相同，包括：混频鉴相器：用于对时钟信号进行混频鉴相得到比相信号；模数转换器：用于将所述比相信号转化为数字信号；数字测相位分析模块：用于所述数字信号的高频率采样，进行相位差值计算；所述参考信号公共振荡器：用于为所述混频鉴相器提供公共参考频率信号；所述主备信号相位差输出模块：用于根据所述主用时钟信号相位差值测量模块和所述备用时钟信号相位差值测量模块输出的相位差值，输出主备信号相位差。2.根据权利要求1所述的一种主备时钟链路高精度相位差测量装置，其特征在于，所述数字测向位分析模块，包括：数字锁相环路PLL、数字采样时钟产生器、相位测量输出模块；所述数字锁相环路PLL，包括：依次连接的乘法器、积分清零器、鉴相器、低通滤波器、数字频率合成器DDS；所述乘法器：用于数字正弦信号的相乘下变频；所述积分清零器:用于使输出信号与输入信号的时间积分值成比例输出；所述鉴相器：用于两个数字正弦相乘信号的鉴相；所述低通滤波器：用于积分信号的环路低通滤波；所述数字频率合成器DDS：用于将数字低通滤波的输出值转化为参考频率输出；所述数字采样时钟产生器：用于将输入的采样时钟信号生成非整数频率的采样时钟，作用于所述数字锁相环路PLL的工作时钟；所述相位测量输出模块：用于将秒脉冲信号PPS和所述数字锁相环路PLL的输出信号进行相位差值测量并输出。3.根据权利要求1所述的一种主备时钟链路高精度相位差测量装置，其特征在于，所述主备信号相位差为所述主用时钟信号相位差值测量模块和所述备用时钟信号相位差值测量模块输出的的相位差值之差。4.根据权利要求1所述的一种主备时钟链路高精度相位差测量装置，其特征在于，所述数字测相位分析模块和所述主备信号相位差输出模块均存储于计算机。5.一种应用如权利要求...
【专利技术属性】
技术研发人员：张军，郑立荣，周小林，林志霖，
申请(专利权)人：复旦大学，
类型：发明
国别省市：
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