沟槽型碳化硅MOSFET结构制造技术

本实用新型专利技术公开了一种沟槽型碳化硅MOSFET结构，所述沟槽型碳化硅MOSFET结构包括沟槽栅极区域，所述沟槽栅极区域包括：通过掺杂形成的至少一个第一PN结；通过掺杂形成的至少一个第二PN结，所述第二PN结与所述第一PN结并列且反向设置。本实用新型专利技术的沟槽型碳化硅MOSFET结构，通过形成反向设置的两个PN结，能降低碳化硅MOSFET结构的输入电容和输出电容。降低碳化硅MOSFET结构的输入电容和输出电容。降低碳化硅MOSFET结构的输入电容和输出电容。

【技术实现步骤摘要】
沟槽型碳化硅MOSFET结构


[0001]本技术是关于半导体器件
，特别是关于一种沟槽型碳化硅MOSFET结构。

技术介绍

[0002]碳化硅MOSFET作为第三代功率器件，具有开关速度快，宽禁带，低功耗，导通电阻小，工作频率高和耐高温等优点，已经成为高温、高压、高频等特殊场合的理想器件。碳化硅MOSFET的发展，旨在将传统的平面结构转化为沟槽结构来提高性能。相比于Si器件，碳化硅MSOFET可以应用的频率更高，这就要求碳化硅MOSFET需要具备更低的输入电容(Ciss)和输出电容(Coss)及弥勒电容(Crss)，才能保证更快的开关速度。
[0003]目前大部分厂家对于额定电压，额定VTH的器件，降低输入电容，是没有显而易见的方法，只能接受工艺平台所带来的电容值。
[0004]公开于该
技术介绍
部分的信息仅仅旨在增加对本技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0005]本技术的目的在于提供一种沟槽型碳化硅MOSFET结构，其通过形成反向设置的两个PN结，能降低碳化硅MOSFET结构的输入电容和输出电容。
[0006]为实现上述目的，本技术的实施例提供了一种沟槽型碳化硅MOSFET结构，包括沟槽栅极区域，所述沟槽栅极区域包括：
[0007]通过掺杂形成的至少一个第一PN结；
[0008]通过掺杂形成的至少一个第二PN结，所述第二PN结与所述第一PN结并列且反向设置。
[0009]在本技术的一个或多个实施方式中，所述沟槽栅极区域包括隔离设置的控制栅区域以及屏蔽栅区域，所述第一PN结和所述第二PN结均形成于所述控制栅区域内。
[0010]在本技术的一个或多个实施方式中，所述沟槽型碳化硅MOSFET结构还包括：
[0011]第一导电类型衬底；
[0012]第一导电类型半导体漂移区，形成于所述第一导电类型衬底上方；
[0013]第二导电类型半导体基区，形成于所述第一导电类型半导体漂移区的上方；以及
[0014]第一导电类型半导体源区，形成于所述第二导电类型半导体基区的上方；
[0015]所述沟槽栅极区域形成于所述第一导电类型半导体漂移区、所述第二导电类型半导体基区以及所述第一导电类型半导体源区内。
[0016]在本技术的一个或多个实施方式中，所述沟槽栅极区域还包括沟槽，所述沟槽从上至下依次穿过第一导电类型半导体源区、第二导电类型半导体基区，延伸至第一导电类型半导体漂移区中，所述控制栅区域以及屏蔽栅区域均位于所述沟槽内，且所述控制
栅区域位于所述屏蔽栅区域的上方。
[0017]在本技术的一个或多个实施方式中，所述沟槽内填充有第一隔离介质，所述控制栅区域以及屏蔽栅区域通过所述第一隔离介质与所述第一导电类型半导体源区、第二导电类型半导体基区以及第一导电类型半导体漂移区隔离。
[0018]在本技术的一个或多个实施方式中，所述控制栅区域内形成有控制栅结构，所述控制栅结构包括横向排布的第一导电类型掺杂区和第二导电类型掺杂区；
[0019]所述第一导电类型掺杂区的上方通过掺杂形成有第三导电类型掺杂区，所述第一导电类型掺杂区与所述第三导电类型掺杂区形成所述第一PN结；
[0020]所述第二导电类型掺杂区的上方通过掺杂形成有第四导电类型掺杂区，所述第二导电类型掺杂区与位于其上方的第四导电类型掺杂区形成所述第二PN结。
[0021]在本技术的一个或多个实施方式中，所述第一导电类型为N型，所述第二导电类型为P型，所述第三导电类型为P型，所述第四导电类型为N型。
[0022]在本技术的一个或多个实施方式中，所述沟槽型碳化硅MOSFET结构还包括：
[0023]源极电极，所述源极电极形成于所述第一导电类型半导体源区上且与所述第一导电类型半导体源区相接触；
[0024]栅极电极，所述栅极电极与所述控制栅结构相接触；
[0025]漏极电极，所述漏极电极形成于所述第一导电类型衬底下方且与所述第一导电类型衬底相接触。
[0026]在本技术的一个或多个实施方式中，所述控制栅结构与所述源极电极之间通过第二隔离介质隔离。
[0027]本技术还提供了一种沟槽型碳化硅MOSFET结构的制作方法，包括：
[0028]对控制栅结构进行掺杂形成第一PN结；
[0029]对控制栅结构进行掺杂形成第二PN结，所述第二PN结与所述第一PN结并列且反向设置。
[0030]与现有技术相比，本技术实施方式的沟槽型碳化硅MOSFET结构，在沟槽栅极区域内通过掺杂形成反向设置的两个PN结寄生电容，达到降低输入电容和输出电容目的，并且寄生电容的大小可通过掺杂浓度进行调节。
[0031]本技术实施方式的沟槽型碳化硅MOSFET结构，在沟槽栅极区域内形成一对反向PN结，使得沟槽型碳化硅MOSFET结构可以进行双向导通，进一步降低Cgd、Cgs电容。
附图说明
[0032]图1是本技术一实施方式的沟槽型碳化硅MOSFET结构。
[0033]图2～图10是本技术一实施方式的沟槽型碳化硅MOSFET结构的制作过程的结构示意图。
具体实施方式
[0034]下面结合附图，对本技术的具体实施方式进行详细描述，但应当理解本技术的保护范围并不受具体实施方式的限制。
[0035]除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变
换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
[0036]如
技术介绍
所言，想要使得碳化硅MOSFET具有更快的开关速度，就需要其具备更低的输入电容、输出电容及弥勒电容。但是现有的碳化硅MOSFET结构，没有办法做到具有更小的输入电容、输出电容及弥勒电容。
[0037]为了解决上述技术问题，本技术一实施方式提供了一种沟槽型碳化硅MOSFET结构，其通过形成反向设置的两个PN结，来降低碳化硅MOSFET结构的输入电容和输出电容。
[0038]如图1所示，一种沟槽型碳化硅MOSFET结构，包括第一导电类型衬底11，第一导电类型半导体漂移区12，第二导电类型半导体基区13，第一导电类型半导体源区14，沟槽栅极区域20，源极电极31，栅极电极以及漏极电极32。
[0039]其中，第一导电类型半导体漂移区12形成于第一导电类型衬底11的上方，第二导电类型半导体基区13形成于第一导电类型半导体漂移区12的上方，第一导电类型半导体源区14形成于第二导电类型半导体基区13的上方。沟槽栅极区域20形成于第一导电类型半导体漂移区12、第二导电类型半导体基区13以及第一导电类型半导体源区14内。沟槽栅极区域20包括通过掺杂形成的至少一个第一PN结，以及通过掺杂形成的至本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型碳化硅MOSFET结构，其特征在于，包括沟槽栅极区域(20)，所述沟槽栅极区域(20)包括：通过掺杂形成的至少一个第一PN结；通过掺杂形成的至少一个第二PN结，所述第二PN结与所述第一PN结并列且反向设置。2.如权利要求1所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽栅极区域(20)包括隔离设置的控制栅区域(21)以及屏蔽栅区域(22)，所述第一PN结和所述第二PN结均形成于所述控制栅区域(21)内。3.如权利要求2所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽型碳化硅MOSFET结构还包括：第一导电类型衬底(11)；第一导电类型半导体漂移区(12)，形成于所述第一导电类型衬底(11)上方；第二导电类型半导体基区(13)，形成于所述第一导电类型半导体漂移区(12)的上方；以及第一导电类型半导体源区(14)，形成于所述第二导电类型半导体基区(13)的上方；所述沟槽栅极区域(20)形成于所述第一导电类型半导体漂移区(12)、所述第二导电类型半导体基区(13)以及所述第一导电类型半导体源区(14)内。4.如权利要求3所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽栅极区域(20)还包括沟槽(23)，所述沟槽(23)从上至下依次穿过第一导电类型半导体源区(14)、第二导电类型半导体基区(13)，延伸至第一导电类型半导体漂移区(12)中，所述控制栅区域(21)以及屏蔽栅区域(22)均位于所述沟槽(23)内，且所述控制栅区域(21)位于所述屏蔽栅区域(22)的上方。5.如权利要求4所述的沟槽型碳化硅MOSFET结构，其特征在于，所述沟槽内填充有第一隔离介质(41)，所述控制...

【专利技术属性】
技术研发人员：黄昕，高洪波，
申请(专利权)人：广州安海半导体股份有限公司，
类型：新型
国别省市：