一种存内计算电路、存内线性插值计算电路及芯片制造技术

本发明专利技术涉及存内计算技术领域，特别是涉及一种存内计算电路、存内线性插值计算电路及芯片。该存内计算电路由16个存储单元构成的4

【技术实现步骤摘要】
一种存内计算电路、存内线性插值计算电路及芯片


[0001]本专利技术涉及存内计算
，特别是涉及一种存内计算电路，以及采用存内计算电路作为基础电路的存内线性插值计算电路及芯片。

技术介绍

[0002]由于传统架构中计算与存储模块分离，再加上计算模块和存储模块发展速度的不一致，冯诺伊曼瓶颈问题越来越突出。存内计算概念应运而生，存内计算突破了传统冯诺依曼瓶颈，实现了存储单元与逻辑单元的融合，故也称为计算存储一体化，它区别于传统的冯诺依曼架构，从根本上避免了大规模数据处理造成的计算模块和存储单元之间的数据搬移，在同一区域内实现初始数据、中间数据以及最终数据的存储和处理，直接在硬件层次实现存算一体化，从而有效降低冯诺依曼瓶颈引起的访问功耗和延时。
[0003]现如今可以利用存内计算实现多种算法，例如基本的同或异或等，线性插值是一种针对一维数据的插值方法，根据一维序列中需要插值的点的左右邻近两个数据点来进行数值的估计，在处理图像方面运用广泛，可以对图片的缺失进行合理的补偿或者对图片进行放大或者缩小。基于SRAM的存内计算设计可以实现多种算法，例如基本的同或异或等，但是在存内进行线性插值计算仍有困难，具有较大的面积损耗的同时也无法保障运算速率，甚至于要牺牲SRAM的读写优势。

技术实现思路

[0004]基于此，有必要针对现有基于SRAM的存内计算设计难以有效实现存内线性插值计算的问题，提供一种存内计算电路，以及采用存内计算电路作为基础电路的存内线性插值计算电路及芯片。
[0005]为实现上述目的，本专利技术采用了以下技术方案：
[0006]一种存内计算电路，包括由16个存储单元构成的4
×
4存储阵列，以及移位计算单元。每行存储单元连接在一条字线上，四行存储单元自上而下依次连接在字线WL0～WL3上。每列存储单元连接在一条局部位线上，四列存储单元依次连接在局部位线BL_IN1～BL_IN4上。
[0007]移位计算单元包括四个输入端以及五个输出端，移位计算单元的四个输入端与局部位线BL_IN1～BL_IN4一一对应相连。
[0008]存内计算电路执行线性插值计算时，通过外部输入的互为反码的两组四位二进制信号X
i
和控制任意两行存储单元的字线，根据信号X
i
和的控制进而使该两行存储单元内部存储的数据在移位计算单元进行多周期的移位加法运算，以实现该两行存储单元内部存储的数据的线性插值计算。
[0009]进一步的，移位计算单元包括加法器AD0～AD3，以及缓冲寄存器BU。加法器AD0～AD3的输入端A_IN0～A_IN3作为移位计算单元的输入端。
[0010]加法器AD3的输出端S4与缓冲寄存器BU的输入端之间连接有开关K4。缓冲寄存器
BU的输出端通过传输门T3与加法器AD3的输入端B_IN3相连，加法器AD3的输出端S3通过传输门T2与加法器AD2的输入端B_IN2相连，加法器AD2的输出端S2通过传输门T1与加法器AD1的输入端B_IN1相连，加法器AD1的输出端S1通过传输门T0与加法器AD0的输入端B_IN0相连。加法器AD0～AD3首尾相连，且串联状态依次受开关K1～K3控制。
[0011]进一步的，存储单元采用6T存储单元。6T存储单元包括两个交叉耦合的反相器I0和I1，以及两个NMOS晶体管N0和N1。其中，N0、N1的栅极与字线信号WL相连。N0的源极与位线BL_IN相连，N0的漏极与反相器I0的输入端点Q相连，N1的源极与位线BLB相连，N1的漏极与反相器I1的输入端点QB相连，反相器I0的输出端与反相器I1的输入端QB相连，反相器I1的输出端与反相器I0的输入端Q相连。
[0012]进一步的，移位计算单元执行加法操作时，开关K1～K4闭合，传输门T1～T4关闭。移位计算单元执行移位操作时，开关K1～K4断开，依次开启传输门T1、T2、T3、T4依次开启，并在开启该传输门时关闭其他传输门。
[0013]进一步的，存内计算电路执行选择操作时，若第一行存储单元的字线WL0用于输入控制信号X
i
，第二行存储单元的字线WL1用于输入控制信号当控制信号X
i
为低电平时，字线WL1开启，字线WL0关闭。当控制信号X
i
为高电平时，字线WL0开启，字线WL1关闭。
[0014]进一步的，存内计算电路执行线性插值的操作时，若其中一行存储单元A0～A3受控制信号X
i
控制，且内部存储的数据记为A3A2A1A0；另一行存储单元B0～B3受控制信号控制，内部存储的数据记为B3B2B1B0；外部输入的控制信号X
i
的二进制数据X3X2X1X0＝1010，根据控制信号X
i
选择存储单元并进行四周期运算，四周期运算方式如下：
[0015]周期1：令加法器AD0～AD3内部初始化即置零。输入X0，此时字线WL1开启，字线WL0关闭，B0～B3通过BL_IN1～BL_IN4将数据输入四个加法器AD0～AD3，开关K1～K4闭合，传输门T1～T4关闭，完成B3B2B1B0和0000的加法计算，得到结果记为S
40
S
30
S
20
S
10
S
00
。输出S
00
并作为最终结果的最低位，即LSB。
[0016]随后令开关K1～K4断开，开启传输门T1，S
10
传到AD0。随后关闭传输门T1，开启传输门T2，S
20
传到AD1。随后关闭传输门T2，开启传输门T3，S
30
传到AD2。随后关闭传输门T3，开启传输门T4，S
40
传到AD3，完成移位。
[0017]周期2：输入X1，此时字线WL1关闭，字线WL0开启，操作过程与周期1相同，完成A3A2A1A0和S
40
S
30
S
20
S
10
的加法计算，得到结果记为S
41
S
31
S
21
S
11
S
01
。输出S
01
并作为最终结果的次低位，即LSB+1。
[0018]随后令开关K1～K4断开，开启传输门T1，S
11
传到AD0。随后关闭传输门T1，开启传输门T2，S
21
传到AD1。随后关闭传输门T2，开启传输门T3，S
31
传到AD2。随后关闭传输门T3，开启传输门T4，S
41
传到AD3，完成移位。
[0019]周期3：输入X2，此时字线WL1开启，字线WL0关闭，操作过程与周期2相同，完成B3B2B1B0和S
41
S
31
S
21
S
11
...

【技术保护点】

【技术特征摘要】
1.一种存内计算电路，其特征在于，其包括由16个存储单元构成的4
×
4存储阵列，以及移位计算单元；每行存储单元连接在一条字线上，四行存储单元自上而下依次连接在字线WL0～WL3上；每列存储单元连接在一条局部位线上，四列存储单元依次连接在局部位线BL_IN1～BL_IN4上；所述移位计算单元包括四个输入端以及五个输出端，所述移位计算单元的四个输入端与局部位线BL_IN1～BL_IN4一一对应相连；所述存内计算电路执行线性插值计算时，通过外部输入的互为反码的两组四位二进制信号X
i
和控制任意两行存储单元的字线，根据信号X
i
和的控制进而使该两行存储单元内部存储的数据在所述移位计算单元进行多周期的移位加法运算，以实现该两行存储单元内部存储的数据的线性插值计算。2.根据权利要求1所述的存内计算电路，其特征在于，所述移位计算单元包括加法器AD0～AD3，以及缓冲寄存器BU；加法器AD0～AD3的输入端A_IN0～A_IN3作为所述移位计算单元的输入端；加法器AD3的输出端S4与缓冲寄存器BU的输入端之间连接有开关K4；缓冲寄存器BU的输出端通过传输门T3与加法器AD3的输入端B_IN3相连，加法器AD3的输出端S3通过传输门T2与加法器AD2的输入端B_IN2相连，加法器AD2的输出端S2通过传输门T1与加法器AD1的输入端B_IN1相连，加法器AD1的输出端S1通过传输门T0与加法器AD0的输入端B_IN0相连；加法器AD0～AD3首尾相连，且串联状态依次受开关K1～K3控制。3.根据权利要求2所述的存内计算电路，其特征在于，所述存储单元采用6T存储单元；所述6T存储单元包括两个交叉耦合的反相器I0和I1，以及两个NMOS晶体管N0和N1；其中，N0、N1的栅极与字线信号WL相连；N0的源极与位线BL_IN相连，N0的漏极与反相器I0的输入端点Q相连，N1的源极与位线BLB相连，N1的漏极与反相器I1的输入端点QB相连，反相器I0的输出端与反相器I1的输入端QB相连，反相器I1的输出端与反相器I0的输入端Q相连。4.根据权利要求3所述的存内计算电路，其特征在于，所述移位计算单元执行加法操作时，开关K1～K4闭合，传输门T1～T4关闭；所述移位计算单元执行移位操作时，开关K1～K4断开，依次开启传输门T1、T2、T3、T4依次开启，并在开启该传输门时关闭其他传输门。5.根据权利要求4所述的存内计算电路，其特征在于，所述存内计算电路执行选择操作时，若第一行存储单元的字线WL0用于输入控制信号X
i
，第二行存储单元的字线WL1用于输入控制信号当控制信号X
i
为低电平时，字线WL1开启，字线WL0关闭；当控制信号X
i
为高电平时，字线WL0开启，字线WL1关闭。6.根据权利要求5所述的存内计算电路，其特征在于，所述存内计算电路执行线性插值的操作时，若其中一行存储单元A0～A3受控制信号X
i
控制，且内部存储的数据记为A3A2A1A0；另一行存储单元B0～B3受控制信号控制，内部存储的数据记为B3B2B1B0；外部输入的控制信号X
i
的二进制数据X3X2X1X0＝1010，根据控制信号X
i
选择存储单元并进行四周期运算，四周期运算方式如下：周期1；令加法器AD0～AD3内部初始化即置零；输入X0，此时字线WL1开启，字线WL0关闭，B0～B3通过BL_IN1～BL_IN4将数据输入四个加法器AD0～AD3，开关K1～K4闭合，传输门T1～T4关闭，完成B3B2B1B0和0000的加法计算，得到结果记为S
40
S
30
S
20
S
10
S
00
；输出S
00
并作为最终
结果的最低位，即LSB；随后令开关K1～K4断开，开启传输门T1，S
10
传到AD0；随后关闭传输门T1，开启传输门T2，S
20
传到AD1；随后关闭传输门T2，开启传输门T3，S
30
传到AD2；随后关闭传输门T3，开启传输门T4，S
40
传到AD3，完成移位；周期2；输入X1，此时字线WL1关闭，字线WL0开启，操作过程与周期1相同，完成A3A2A1A0和S
40
S
30
S
20
S
10
的加法计算，得到结果记为S<...

【专利技术属性】
技术研发人员：蔺智挺，刘云炜，
申请(专利权)人：安徽大学，
类型：发明
国别省市：