一种顶层物理设计的方法、层次化物理设计的方法及芯片技术

本申请提供一种顶层物理设计的方法、层次化物理设计的方法及芯片，该方法包括：根据子模块在任一条顶层时序路径中的属性信息确定约束值，其中，所述属性信息用于表征在所述顶层时序路径中所述子模块属于前级还是后级；至少根据所述约束值完成顶层物理设计。采用本申请的实施例可以矫正物理设计在时钟树综合前对子模块的时序计算及处理的准确性。对子模块的时序计算及处理的准确性。对子模块的时序计算及处理的准确性。

【技术实现步骤摘要】
一种顶层物理设计的方法、层次化物理设计的方法及芯片


[0001]本申请涉及芯片领域，具体而言本申请实施例涉及一种顶层物理设计的方法、层次化物理设计的方法及芯片。

技术介绍

[0002]层次化设计方法与展平式设计相比，更适用于规模比较大的芯片。它最大的特点就是首先要对芯片进行整体分析规划，这是为了对芯片进行分割。主要思路是将一个大的设计分成若干个子分割块，每个分割块在完成各自的物理设计时是相互独立的，可以交由不同的设计团队进行物理设计，在时间周期上也是可以并行进行的。但是层次化物理设计中，每一个模块与其他相关大模块和顶层之间的时序约束需要各自独立实现收敛，如果某些模块不能收敛，它会要求在顶层重新做约束分配，直到实现模块和顶层都收敛的结果。然而相关技术的物理设计在时钟树综合前对子模块的时序计算及处理均是不准确的。

技术实现思路

[0003]本申请实施例的目的在于提供一种顶层物理设计的方法、层次化物理设计的方法及芯片，采用本申请的实施例可以矫正物理设计在时钟树综合前对子模块的时序计算及处理的准确性。
[0004]第一方面，本申本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种顶层物理设计的方法，其特征在于，所述方法包括：根据子模块在任一条顶层时序路径中的属性信息确定约束值，其中，所述属性信息用于表征在所述顶层时序路径中所述子模块属于前级还是后级；至少根据所述约束值完成顶层物理设计。2.如权利要求1所述的方法，其特征在于，所述根据子模块在任一条顶层时序路径中的属性信息确定约束值，包括：若确认所述子模块属于所述前级，则将第一时钟长度值作为所述约束值，其中，所述第一时钟长度值是与从所述子模块的输出端脚向前追溯至所述子模块包括的至少一个内部逻辑器件的延时值相关的；所述至少根据所述约束值完成顶层物理设计，包括：将所述第一时钟长度值作为时序优化的悲观约束值，完成所述顶层物理设计。3.如权利要求2所述的方法，其特征在于，所述第一时钟长度值是由时钟信号从各第一级时序单元到达所述子模块的输出端脚的时钟传播时长确定的，其中，每个第一级时序单元位于所述子模块上且所述第一级时序单元穿过所述子模块的所述输出端脚与所属子模块外的时序单元构成一条时序路径。4.如权利要求3所述的方法，其特征在于，在所述将第一时钟长度值作为所述约束值之前，所述方法还包括：从所述子模块的所述输出端脚往前分别追溯至n个第一级时序单元，获取与每个第一级时序单元对应的延时值，其中，n为大于或等于1的整数；计算所有所述延时值的均值得到所述第一时钟长度值。5.如权利要求2所述的方法，其特征在于，所述将所述第一时钟长度值作为时钟树后时序优化的悲观约束值完成所述顶层物理设计，包括：将所述第一时钟长度值作为所述子模块的输出端脚时序约严的值，并根据所述输出端脚时序约严的值设置第一工程指令，其中，所述第一工程指令用于设置加严优化力度；根据所述第一工程指令完成所述顶层物理设计。6.如权利要求1所述的方法，其特征在于，所述根据子模块在任一条顶层时序路径中的属性信息确定约束值，包括：若确认所述子模块属于所述后级，则将第二时钟长度值作为所述约束值，其中，所述第二时钟长度值是与从所述子模块的输入端脚向后追溯至所述子模块包括的至少一个内部逻辑器件的延时值相关的；所述至少根据所述约束值完成顶层物理设计，包括：将所述第二时钟长度值作为时序优化的乐观约束值完成所述顶层物理设计。7.如权利要求6所述的方法，其特征在于，所述第二时钟长度值是由时钟信号从所述子模块的时钟输入端到达各第一级时序单元的时钟传播时长确定的，其中，每个第一级时序单元位于所述子模块上且所述第一级时序单元是与所述子模块的所述输入端口直连的逻辑器件。8.如权利要求7所述的方法，其特征在于，在将所述第二时钟长度值作为时序优化的乐观约束值完成所述顶...

【专利技术属性】
技术研发人员：边少鲜，栾晓琨，金文江，陈占之，文明宇，黄轩昂，
申请(专利权)人：飞腾信息技术有限公司，
类型：发明
国别省市：