一种具有或非门逻辑的施密特触发器电路、方法及芯片技术

本发明专利技术提供了一种具有或非门逻辑的施密特触发器电路、方法及芯片，包括第一输入节点A、第一PMOS管和第一NMOS管、第二输入节点B、施密特触发器和输出节点Y，第一PMOS管和第一NMOS管一端均与第二输入节点B连接，所述第一PMOS管另一端通过施密特触发器连接输出节点Y，所述第一NMOS管另一端同时连接施密特触发器和输出节点Y，所述第一输入节点A通过施密特触发器连接输出节点Y，本发明专利技术作为两输入或非门电路来使用时，解决了传统CMOS两输入或非门电路的电平转换响应时间较长和存在竞争

【技术实现步骤摘要】
一种具有或非门逻辑的施密特触发器电路、方法及芯片


[0001]本专利技术涉及数字电路
，尤其涉及一种具有或非门逻辑的施密特触发器电路、方法及芯片。

技术介绍

[0002]两输入或非门电路是数字电路中的一种基本逻辑电路，其功能是当输入均为低电平时，则输出为高电平；当输入中至少有一个为高电平时，则输出为低电平。然后对于实际的输入信号而言，输入电平在变化的过程中，例如由低电平变为高电平时，需要一个上升时间，而由高电平变为低电平时，则需要一个下降时间。这会导致此时的输出电平也可能会发生电平变化，而电平变化的这个过程一般需要一个响应时间，但是对于传统CMOS两输入或非门电路而言，这个响应时间一般会比较长。其次传统CMOS两输入或非门电路，竞争
‑
冒险现象也比较严重，传统CMOS两输入或非门电路结构如图1所示。
[0003]施密特触发器电路是脉冲波形变化中经常使用的一种电路。利用其性能上的特点不仅能将边沿变化缓慢的信号波形整形为边沿陡峭的矩形波，而且可以将叠加在矩形脉冲高、低电平上的上的噪声有效清除。回差电压是本专利技术电路的一个很重要的参数，回差电压越大，电路的抗干扰能力也越强，但灵敏度会相应降低。传统CMOS施密特触发器电路结构如图2所示。
[0004]上述两种电路均存在不同的问题，因此，有必要研究一种具有或非门逻辑的施密特触发器电路、方法及芯片来应对现有技术的不足，以解决或减轻上述一个或多个问题。

技术实现思路

[0005]有鉴于此，本专利技术提供了一种具有或非门逻辑的施密特触发器电路、方法及芯片，不仅可以实现两输入或非门电路的功能，还可以充当施密特触发器来使用。本专利技术电路作为两输入或非门电路来使用时，解决了传统CMOS两输入或非门电路的电平转换响应时间较长和存在竞争
‑
冒险现象的问题；作为施密特触发器电路来使用时，具有传统施密特触发器电路的所有功能的同时多了一个复位信号控制端。
[0006]一方面，本专利技术提供一种具有或非门逻辑的施密特触发器电路，所述施密特触发器电路包括：
[0007]第一输入节点A、第一PMOS管和第一NMOS管、第二输入节点B、施密特触发器和输出节点Y，第一PMOS管和第一NMOS管一端均与第二输入节点B连接，所述第一PMOS管另一端通过施密特触发器连接输出节点Y，所述第一NMOS管另一端同时连接施密特触发器和输出节点Y，所述第一输入节点A通过施密特触发器连接输出节点Y。
[0008]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述施密特触发器电路还包括电源电压VP，所述第一PMOS管源极连接电源电压VP，栅极同时连接第二输入节点B和第一NMOS管栅极，漏极连接施密特触发器。
[0009]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述施密特
触发器电路还包括接地端VN，所述第一NMOS管源极同时连接接地端VN和施密特触发器，栅极同时连接第二输入节点B和第一PMOS管栅极，漏极同时连接施密特触发器和输出节点Y。
[0010]如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，施密特触发器包括第二PMOS管、第三PMOS管、第四PMOS管、第二NMOS管、第三NMOS管和第四NMOS管；
[0011]所述第二PMOS管栅极同时连接第一输入节点A、第三PMOS管栅极、第二NMOS管栅极和第三NMOS管栅极，源级连接第一PMOS管漏极，漏极同时连接第三PMOS管源极和第四PMOS管源极；
[0012]所述第三PMOS管栅极同时连接第一输入节点A、第二PMOS管栅极、第二NMOS管栅极和第三NMOS管栅极，源级同时连接第二PMOS管漏极和第四PMOS管源极，漏极同时连接输出节点Y、第一NMOS管漏极、第二NMOS管漏极、第四PMOS管栅极和第四NMOS管栅极；
[0013]所述第四PMOS管栅极同时连接输出节点Y、第一NMOS管漏极、第二NMOS管漏极、第四NMOS管栅极和第三PMOS管漏极，源极同时连接第二PMOS管漏极和第三PMOS管源极；漏极连接着接地端VN；
[0014]所述第二NMOS管栅极同时连接第一输入节点A、第二PMOS管栅极、第三PMOS管栅极和第三NMOS管栅极，源极同时连接第三NMOS管漏极和第四NMOS管源极，漏极同时连接输出节点Y、第一NMOS管漏极、第三PMOS管漏极、第四PMOS管栅极和第四NMOS管栅极；
[0015]所述第三NMOS管栅极同时连接第一输入节点A、第二PMOS管栅极、第三PMOS管栅极和第二NMOS管栅极，源极同时连接第一NMOS管源极和接地端VN，漏极同时连接第二NMOS管源极和第四NMOS管源极；
[0016]所述第四NMOS管栅极同时连接输出节点Y、第一NMOS管漏极、第二NMOS管漏极、第四PMOS管栅极和第三PMOS管漏极，源极同时连接第二NMOS管源极和第三NMOS管漏极；漏极连接着电源电压VP。
[0017]如上所述的方面和任一可能的实现方式，进一步提供一种芯片，包括施密特触发器电路，所述施密特触发器电路采用所述的一种具有或非门逻辑的施密特触发器电路来实现。
[0018]如上所述的方面和任一可能的实现方式，进一步提供一种施密特触发器电路的设计方法，所述施密特触发器电路为所述的一种具有或非门逻辑的施密特触发器电路，包括以下步骤：
[0019]根据振荡频率与预设公式获取具有或非门逻辑的施密特触发器电路的电路参数；其中，电路参数包括电阻值、电容值、施密特触发器的高阈值电压和施密特触发器的低阈值电压；
[0020]所述预设公式为：
[0021]当第一输入节点A的电位V
A
从0到V
CC
上升时，那么V
T+
≈0.5*V
CC
+V
GS(th)N2
[0022]当第一输入节点A的电位V
A
从V
CC
到0下降时，那么V
T
‑
≈0.5*V
CC
‑
|V
GS(th)P3
|；
[0023]其中，V
T+
：正向阈值电压；V
GS(th)N2
：第二NMOS管的阈值电压；V
T
‑
：负向阈值电压；V
GS(th)P3
：第三PMOS管的阈值电压。
[0024]与现有技术相比，本专利技术可以获得包括以下技术效果：
[0025]本专利技术电路不仅可以实现两输入或非门电路的功能，还可以充当施密特触发器来使用；本专利技术电路作为两输入或非门电路来使用时，解决了传统CMOS两输入或非门电路的
电平转换响应时间较长和存在竞争
‑
冒险现象的问题；作为施密特触发器电路来使用时，具有传统施密特触发器电路的所有功能的同时多了一个复位信号控制端。
[0026]当然，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有或非门逻辑的施密特触发器电路，其特征在于，所述施密特触发器电路包括：第一输入节点A、第一PMOS管和第一NMOS管、第二输入节点B、施密特触发器和输出节点Y，第一PMOS管和第一NMOS管一端均与第二输入节点B连接，所述第一PMOS管另一端通过施密特触发器连接输出节点Y，所述第一NMOS管另一端同时连接施密特触发器和输出节点Y，所述第一输入节点A通过施密特触发器连接输出节点Y。2.根据权利要求1所述的施密特触发器电路，其特征在于，所述施密特触发器电路还包括电源电压VP，所述第一PMOS管源极连接电源电压VP，栅极同时连接第二输入节点B和第一NMOS管栅极，漏极连接施密特触发器。3.根据权利要求2所述的施密特触发器电路，其特征在于，所述施密特触发器电路还包括接地端VN，所述第一NMOS管源极同时连接接地端VN和施密特触发器，栅极同时连接第二输入节点B和第一PMOS管栅极，漏极同时连接施密特触发器和输出节点Y。4.根据权利要求3所述的施密特触发器电路，其特征在于，施密特触发器包括第二PMOS管、第三PMOS管、第四PMOS管、第二NMOS管、第三NMOS管和第四NMOS管；所述第二PMOS管栅极同时连接第一输入节点A、第三PMOS管栅极、第二NMOS管栅极和第三NMOS管栅极，源级连接第一PMOS管漏极，漏极同时连接第三PMOS管源极和第四PMOS管源极；所述第三PMOS管栅极同时连接第一输入节点A、第二PMOS管栅极、第二NMOS管栅极和第三NMOS管栅极，源级同时连接第二PMOS管漏极和第四PMOS管源极，漏极同时连接输出节点Y、第一NMOS管漏极、第二NMOS管漏极、第四PMOS管栅极和第四NMOS管栅极；所述第四PMOS管栅极同时连接输出节点Y、第一NMOS管漏极、第二NMOS管漏极、第四NMOS管栅极和第三PMOS管漏极，源极同时连接第二PMOS管漏极和第三PMOS管源极；漏极连接着接地端VN；所述第二NMOS管栅极同时连接第一输入节点A、第二PMOS管栅极、第三PMOS管栅极和第三NMOS管栅极，源极同时连接第三NMOS管漏极和第四NMOS管源极，漏极...

【专利技术属性】
技术研发人员：廖永波，魏超，袁丕根，徐璐，路远，黄乐天，
申请(专利权)人：电子科技大学长三角研究院湖州，
类型：发明
国别省市：