半导体装置和制造该半导体装置的方法制造方法及图纸

技术编号:36818018 阅读:21 留言:0更新日期:2023-03-12 00:37
公开了半导体装置和制造该半导体装置的方法。所述半导体装置包括:位于基底上的逻辑单元和位于逻辑单元上的第一金属层。第一金属层包括第一电力线和第二电力线以及在第一电力线与第二电力线之间的第一布线轨道至第三布线轨道上的第一下线至第三下线。第一布线轨道至第三布线轨道在第一方向上平行延伸。第一下线包括在第一方向上彼此间隔开第一距离的第一线和第二线。第三下线包括在第一方向上间隔开第二距离的第三线和第四线。第一线具有面对第二线的第一端。第三线具有面对第四线的第二端。第一端处的曲率与第二端处的曲率基本上相同。相同。相同。

【技术实现步骤摘要】
半导体装置和制造该半导体装置的方法
[0001]本申请要求于2021年9月8日在韩国知识产权局提交的第10

2021

0119822号韩国专利申请的优先权,该韩国专利申请的公开内容通过引用全部包含于此。


[0002]一些示例实施例涉及一种半导体装置和/或一种制造该半导体装置的方法,并且更具体地,涉及一种包括场效应晶体管的半导体装置和/或一种制造该半导体装置的方法。

技术介绍

[0003]半导体装置包括集成电路,该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着半导体装置的尺寸和/或设计规则逐渐减小,MOSFET的尺寸也逐渐按比例缩小。MOSFET的按比例缩小可能使半导体装置的操作特性劣化。因此,已经进行了各种研究以开发制造半导体装置的方法,该半导体装置具有优异的性能,同时克服了由半导体装置的高集成度引起的限制。

技术实现思路

[0004]本专利技术构思的一些实施例提供了一种具有增加的可靠性的半导体装置和制造该半导体装置的方法。
[0005]根据一些示例实施例,一种半导体装置可以包括:逻辑单元,位于基底上,逻辑单元包括PMOSFET区域和NMOSFET区域;以及第一金属层,位于逻辑单元上。第一金属层可以包括:第一电力线和第二电力线,沿着第一方向彼此平行延伸;以及第一下线、第二下线和第三下线,分别位于限定在第一电力线与第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上。第一布线轨道、第二布线轨道和第三布线轨道可以沿着第一方向彼此平行延伸。第一下线可以包括在第一方向上彼此间隔开第一距离的第一线和第二线。第三下线可以包括在第一方向上彼此间隔开不同于第一距离的第二距离的第三线和第四线。第一线可以具有面对二线的第一端。第三线可以具有面对第四线的第二端。第一端处的曲率可以与第二端处的曲率相同。
[0006]根据一些示例实施例,一种半导体装置可以包括:逻辑单元,位于基底上,逻辑单元包括PMOSFET区域和NMOSFET区域;以及第一金属层,位于逻辑单元上。第一金属层可以包括:第一电力线和第二电力线,沿着第一方向彼此平行延伸;以及第一下线、第二下线和第三下线,分别位于限定在第一电力线与第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上。第一布线轨道、第二布线轨道和第三布线轨道可以沿着第一方向彼此平行延伸。第一下线可以包括彼此平行并且沿着第一方向延伸的第一线和第二线。第三下线可以包括彼此平行并且沿着第一方向延伸的第三线和第四线。第一线与第二线之间的尖端到尖端距离可以是第一距离。第三线与第四线之间的尖端到尖端距离可以是第二距离。第一距离和第二距离中的每个可以是具有在约24nm和约60nm之间的值的特定距离。第一距离和第二距离可以彼此不同。
[0007]根据一些示例实施例,一种半导体装置可以包括:有源图案,位于基底上;器件隔离层,填充限定有源图案的沟槽;源极/漏极图案,位于有源图案上以及沟道图案,连接到源极/漏极图案,沟道图案包括顺序地堆叠并且彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案;栅电极,延伸同时横跨沟道图案延展,栅电极包括有源图案与第一半导体图案之间的第一部分、第一半导体图案与第二半导体图案之间的第二部分、第二半导体图案与第三半导体图案之间的第三部分以及位于第三半导体图案上的第四部分;栅极介电层,位于沟道图案与栅电极之间;多个栅极间隔件,位于栅电极的第四部分的相对侧壁上的;栅极盖图案,位于栅电极的顶表面上;第一层间介电层,位于栅极盖图案上;有源接触件,穿透第一层间介电层并且结合到源极/漏极图案;栅极接触件,穿透第一层间介电层并且结合到栅电极;第二层间介电层,位于第一层间介电层上;第一金属层,位于第二层间介电层中,第一金属层连接到有源接触件和栅极接触件;第三层间介电层,位于第二层间介电层上;以及第二金属层,位于第三层间介电层中。第一金属层可以包括:第一电力线和第二电力线,沿着第一方向彼此平行延伸;以及第一下线、第二下线和第三下线,分别位于限定在第一电力线与第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上。第一布线轨道、第二布线轨道和第三布线轨道可以沿着第一方向彼此平行延伸。第一下线可以包括在第一方向上彼此间隔开第一距离的第一线和第二线。第三下线可以包括在第一方向上彼此间隔开不同于第一距离的第二距离的第三线和第四线。第一线可以具有面对第二线的第一端。第三线可以具有面对第四线的第二端。第一端处的曲率可以与第二端处的曲率相同。
[0008]根据一些示例实施例,一种制造半导体装置的方法可以包括:在基底上形成蚀刻目标层;在蚀刻目标层上形成模制层;在模制层上形成限定初始开口的第一掩模图案,初始开口包括在第一方向上彼此相邻的第一开口和第二开口;允许第一掩模图案经由第一伸长蚀刻工艺以限定将第一开口连接到第二开口的桥接部分,一个连接开口由第一开口、第二开口和桥接部分构成;在连接开口中形成间隔件,以将第一开口与第二开口彼此分开;使用第一掩模图案和间隔件作为蚀刻掩模顺序地蚀刻模制层和蚀刻目标层,以形成与第一开口和第二开口对应的多个布线孔;以及用金属填充布线孔以形成多条布线。
附图说明
[0009]图1示出了示出根据一些示例实施例的半导体装置的平面图。
[0010]图2A、图2B、图2C和图2D分别示出了沿着图1的线A

A'、B

B'、C

C'和D

D'截取的剖视图。
[0011]图3示出了示出根据一些示例实施例的图1的第一下线至第五下线的平面图。
[0012]图4示出了示出根据一些示例实施例的图1的第一下线至第五下线的平面图。
[0013]图5、图7、图9、图11、图13、图15、图17和图19是示出根据的一些示例实施例的形成第一金属层的方法的平面图。
[0014]图6A、图8A、图10A、图12A、图14A、图16A、图18A和图20A分别示出了沿着图5、图7、图9、图11、图13、图15、图17和图19的线I

I'截取的剖视图。
[0015]图6B、图8B、图10B、图12B、图14B、图16B、图18B和图20B分别示出了沿着图5、图7、图9、图11、图13、图15、图17和图19的线II

II'截取的剖视图。
[0016]图21和图22示出了示出根据一些示例实施例的形成第一金属层的方法的平面图。
[0017]图23A、图23B、图23C和图23D分别示出了示出根据一些示例实施例的半导体装置沿着图1的线A

A'、B

B'、C

C'和D

D'截取的剖视图。
具体实施方式
[0018]图1示出了示出根据一些示例实施例的半导体装置的平面图。图2A、图2B、图2C和图2D分别示出了沿着图1的线A

A'、B

B'、C本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种半导体装置,所述半导体装置包括:逻辑单元,位于基底上,所述逻辑单元包括PMOSFET区域和NMOSFET区域;以及第一金属层,位于所述逻辑单元上,其中,所述第一金属层包括:第一电力线和第二电力线,沿着第一方向彼此平行延伸;以及第一下线、第二下线和第三下线,分别位于限定在所述第一电力线与所述第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上,其中,所述第一布线轨道、所述第二布线轨道和所述第三布线轨道沿着所述第一方向彼此平行延伸,所述第一下线包括在所述第一方向上彼此间隔开第一距离的第一线和第二线,所述第三下线包括在所述第一方向上彼此间隔开不同于所述第一距离的第二距离的第三线和第四线,所述第一线具有面对所述第二线的第一端,所述第三线具有面对所述第四线的第二端,并且所述第一端处的曲率与所述第二端处的曲率相同。2.根据权利要求1所述的半导体装置,其中,所述第一距离与所述第一线与所述第二线之间的尖端到尖端距离对应,所述第二距离与所述第三线与所述第四线之间的尖端到尖端距离对应,并且所述第一距离和所述第二距离中的每个在24nm至60nm的范围内。3.根据权利要求1所述的半导体装置,其中,所述第二下线包括在所述第二下线的相对侧上的第一突起和第二突起,所述第一突起朝向所述第一线与所述第二线之间的第一区域突出,并且所述第二突起朝向所述第三线与所述第四线之间的第二区域突出。4.根据权利要求3所述的半导体装置,其中,所述第一线、所述第二线、所述第三线和所述第四线中的每条的线宽在所述第一方向上恒定而不改变,并且所述第二下线的线宽基于所述第一突起和所述第二突起而不是恒定的。5.根据权利要求1所述的半导体装置,其中,所述第一线具有与所述第一端相对的第三端,并且所述第三端处的曲率与所述第一端处的曲率不同。6.根据权利要求5所述的半导体装置,其中,所述第三端处的曲率比所述第一端处的曲率小。7.根据权利要求1所述的半导体装置,其中,所述第一下线和所述第三下线是第一光掩模线,并且所述第一电力线、所述第二电力线和所述第二下线是第二光掩模线。8.根据权利要求1所述的半导体装置,其中,所述第一端和所述第二端中的每个是凸圆的。9.根据权利要求1所述的半导体装置,其中,所述第一端和所述第二端是同步的伸长蚀刻端,并且
所述第一距离和所述第二距离由所述伸长蚀刻端限定。10.根据权利要求1所述的半导体装置,所述半导体装置还包括:第一有源图案和第二有源图案,分别位于所述PMOSFET区域和所述NMOSFET区域上;器件隔离层,位于所述基底的上部分上,所述器件隔离层限定所述第一有源图案和所述第二有源图案;第一沟道图案和第二沟道图案,分别位于所述第一有源图案和所述第二有源图案上;多个第一源极/漏极图案,分别位于所述第一沟道图案的相对侧上;多个第二源极/漏极图案,分别位于所述第二沟道图案的相对侧上;栅电极,横跨所述第一沟道图案和所述第二沟道图案延展,所述栅电极在与所述第一方向交叉的第二方向上延伸;有源接触件,连接到所述第一源极/漏极图案和所述第二源极/漏极图案中的至少一个;以及栅极接触件,连接到所述栅电极,其中,所述第一金属层位于所述有源接触件和所述栅极接触件上并且连接到所述有源接触件和所述栅极接触件。11.一种半导体装置,所述半导体装置包括:逻辑单元,位于基底上,所述逻辑单元包括PMOSFET区域和NMOSFET区域;以及第一金属层,位于所述逻辑单元上,其中,所述第一金属层包括:第一电力线和第二电力线,沿着第一方向彼此平行延伸;以及第一下线、第二下线和第三下线,分别位于限定在所述第一电力线与所述第二电力线之间的第一布线轨道、第二布线轨道和第三布线轨道上,其中,所述第一布线轨道、所述第二布线轨道和所述第三布线轨道沿着所述第一方向彼此平行延伸,所述第一下...

【专利技术属性】
技术研发人员:郑鲁永金兑谦郑贤容李尚和郑柄济
申请(专利权)人:三星电子株式会社
类型:发明
国别省市:

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