具有片内终结电路的非易失性存储器和包括其的存储器件制造技术

技术编号:36810071 阅读:14 留言:0更新日期:2023-03-09 00:39
非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个,在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT,并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。ODT电路在控制引脚上执行ODT。ODT电路在控制引脚上执行ODT。

【技术实现步骤摘要】
具有片内终结电路的非易失性存储器和包括其的存储器件
[0001]本申请是申请日为2018年5月16日、申请号为201810466576.5、专利技术名称为“具有片内终结电路的非易失性存储器和包括其的存储器件”的中国专利技术专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本申请要求于2017年5月16日在美国知识产权局提交的美国专利申请第62/506,641号以及于2017年9月20日在韩国知识产权局提交的韩国专利申请第10

2017

0121313号的权益,其公开内容通过引用整体并入本文。


[0004]本专利技术构思涉及一种存储器器件,并且更具体地涉及包括片内终结(在下文中称为“ODT”)电路的非易失性存储器,包括该非易失性存储器的存储器件以及操作该存储器件的方法。

技术介绍

[0005]存储器件可以包括非易失性存储器和被配置为控制非易失性存储器的控制器。非易失性存储器和控制器之间的通信可以在比包括诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)之类的高速存储器的存储器系统中执行的通信相对更低的操作频率下执行。因此,非易失性存储器和控制器之间的信号质量(例如,信号完整性)不是存储器件整体性能的关键因素。然而,近来,存储器件的高速操作成为必需,为了提高包括存储器器件的计算系统或移动通信系统的整体性能,信号完整性已经成为存储器件的更重要的因素。

技术实现思路

[0006]根据本专利技术构思的示例性实施例,提供了一种非易失性存储器(NVM)器件。NVM器件包括数据引脚、控制引脚、片内终结(on

die termination,ODT)引脚以及共同连接到数据引脚和控制引脚的多个NVM存储器芯片。NVM芯片中的第一NVM芯片包括ODT电路。第一NVM芯片基于通过控制引脚接收的控制信号和通过ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个,在ODT写入模式期间使用ODT电路对数据引脚执行ODT,并在ODT读取模式期间使用ODT电路对控制引脚执行ODT。
[0007]根据本专利技术构思的示例性实施例,提供了一种非易失性存储器(NVM)器件。该NVM器件包括数据引脚、控制引脚、第一片内终结(ODT)引脚、第二ODT引脚以及共同连接到数据引脚和控制引脚的多个NVM存储器芯片。NVM芯片中的第一NVM芯片包括ODT电路。第一NVM芯片基于通过第一ODT引脚接收的第一ODT信号和通过第二ODT引脚接收的第二ODT信号来确定ODT写入模式和ODT读取模式中的一个,在ODT写入模式期间使用ODT电路对数据引脚执行ODT,并在ODT读取模式期间使用ODT电路对控制引脚执行ODT。
[0008]根据本专利技术构思的示例性实施例,提供了一种非易失性存储器(NVM)装置。NVM器件包括数据引脚、第一控制引脚、第二控制引脚以及共同连接到数据引脚和第一控制引脚
的多个NVM存储器芯片。第一NVM芯片基于通过第一控制引脚接收的第一控制信号和通过第二控制引脚接收的第二控制信号来确定ODT写入模式和ODT读取模式中的一个,在ODT写入模式期间使用ODT电路来对数据引脚执行ODT,当第一控制信号为读取使能信号时,使用ODT电路在ODT读取模式期间对第一控制引脚执行ODT,并且当第一和第二控制信号指示是否将对数据引脚还是读取使能引脚执行ODT时,在ODT读取模式期间使用ODT电路来对NVM器件的读取使能引脚执行ODT。
[0009]根据本专利技术构思的示例性实施例,提供了一种存储器系统,包括:非易失性存储器NVM,包括第一NVM芯片和第二NVM芯片;和控制器,被配置为控制所述NVM,其中所述控制器包括:数据引脚,被配置为在读取操作期间通过数据总线接收读取数据;数据选通引脚,被配置为在读取操作期间通过数据选通信号总线接收数据选通信号;读取使能引脚,被配置为在读取操作期间通过读取使能信号总线发送读取使能信号,所述读取使能信号包括前导码部分、切换部分和后同步码部分;和片内终结ODT引脚,被配置为在读取操作期间发送ODT信号,其中所述ODT信号使能和禁用所述NVM的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结,其中,在读取使能信号下降之后的读取使能信号的前导码部分期间,终结被使能,并且在读取使能信号的后同步码部分期间,终结被禁用,其中,所述第一NVM芯片包括第一ODT电路,并且所述第一ODT电路用于当所述读取数据从所述第二NVM芯片被读取时执行ODT。
[0010]根据本专利技术构思的示例性实施例,提供了一种存储器系统,包括:非易失性存储器NVM,包括第一NVM芯片和第二NVM芯片;和控制器,被配置为控制所述NVM,其中所述控制器包括:数据引脚,被配置为在写入操作期间通过数据总线发送写入数据;数据选通引脚,被配置为在写入操作期间通过数据选通信号总线发送数据选通信号,所述数据选通信号包括前导码部分、切换部分和后同步码部分;和片内终结ODT引脚,被配置为在写入操作期间发送ODT信号,其中所述ODT信号使能和禁用所述NVM的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结,其中在数据选通信号下降之后的数据选通信号的前导码部分期间终结被使能,并且在数据选通信号的后同步码部分期间终结被禁用,其中,所述第一NVM芯片包括第一ODT电路,并且所述第一ODT电路用于当所述写入数据被写入所述第二NVM芯片时执行ODT。
[0011]根据本专利技术构思的示例性实施例,提供了一种非易失性存储器NVM设备,包括:第一NVM芯片和第二NVM芯片;数据引脚,被配置为在读取操作期间通过数据总线将读取数据发送到控制器;数据选通引脚,被配置为在读取操作期间通过数据选通信号总线将数据选通信号发送到控制器;读取使能引脚,被配置为在读取操作期间通过读取使能信号总线从控制器接收读取使能信号,所述读取使能信号包括前导码部分、切换部分和后同步码部分;和片内终结ODT引脚,被配置为在读取操作期间从控制器接收ODT信号,其中所述ODT信号使能和禁用所述数据总线、所述数据选通信号总线和所述读取使能信号总线中的至少一个上的终结,其中,在读取使能信号下降之后的读取使能信号的前导码部分期间,终结被使能,并且在读取使能信号的后同步码部分期间,终结被禁用,其中,所述第一NVM芯片包括第一ODT电路,并且所述第一ODT电路用于当所述读取数据从所述第二NVM芯片被读取时执行ODT。
[0012]根据本专利技术构思的示例性实施例,提供了一种非易失性存储器NVM设备,包括:第
一NVM芯片和第二NVM芯片;数据引脚,被配置为在写入操作期间通过数据总线从控制器接收写入数据;数据选通引脚,被配置为在写入操作期间通过数据选通信号总线从控制器接收数据选通信号,所述数据选通信号包括前导码部分、切换部分和后同步码部分;和片内终结ODT引脚,被配置为在写入操作期间从控制器接收ODT信号,其中ODT信号使能和禁用NVM设备的数据总线、数据选通信号总线和读取使能信号总线中的至本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种存储器系统,包括:非易失性存储器NVM,包括第一NVM芯片和第二NVM芯片;和控制器,被配置为控制所述NVM,其中所述控制器包括:数据引脚,被配置为在读取操作期间通过数据总线接收读取数据;数据选通引脚,被配置为在读取操作期间通过数据选通信号总线接收数据选通信号;读取使能引脚,被配置为在读取操作期间通过读取使能信号总线发送读取使能信号,所述读取使能信号包括前导码部分、切换部分和后同步码部分;和片内终结ODT引脚,被配置为在读取操作期间发送ODT信号,其中所述ODT信号使能和禁用所述NVM的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结,其中,在读取使能信号下降之后的读取使能信号的前导码部分期间,终结被使能,并且在读取使能信号的后同步码部分期间,终结被禁用,其中,所述第一NVM芯片包括第一ODT电路,并且所述第一ODT电路用于当所述读取数据从所述第二NVM芯片被读取时执行ODT。2.根据权利要求1所述的存储器系统,其中,所述第一NVM芯片还包括第二ODT电路和第三ODT电路,其中所述第一ODT电路连接到所述读取使能信号总线,所述第二ODT电路连接到所述数据总线,并且所述第三ODT电路连接到所述数据选通信号总线,以及其中,当所述读取数据从所述第二NVM芯片被读取时,所述第一ODT电路被使能以执行ODT,并且所述第二和第三ODT电路被禁用。3.根据权利要求1所述的存储器系统,其中,所述控制器还被配置为当所述终结被使能时,与所述数据选通信号同步地接收所述读取数据。4.根据权利要求3所述的存储器系统,其中,在读取数据从所述NVM发送到控制器的部分期间,所述ODT信号保持第一逻辑电平。5.根据权利要求1所述的存储器系统,其中,所述读取使能信号的前导码部分是在所述读取使能信号的切换部分之前的第一逻辑低部分,并且所述读取使能部分的后同步码部分是在所述读取使能信号的切换部分之后的第二逻辑低部分。6.一种存储器系统,包括:非易失性存储器NVM,包括第一NVM芯片和第二NVM芯片;和控制器,被配置为控制所述NVM,其中所述控制器包括:数据引脚,被配置为在写入操作期间通过数据总线发送写入数据;数据选通引脚,被配置为在写入操作期间通过数据选通信号总线发送数据选通信号,所述数据选通信号包括前导码部分、切换部分和后同步码部分;和片内终结ODT引脚,被配置为在写入操作期间发送ODT信号,其中所述ODT信号使能和禁用所述NVM的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结,其中在数据选通信号下降之后的数据选通信号的前导码部分期间终结被使能,并且在
数据选通信号的后同步码部分期间终结被禁用,其中,所述第一NVM芯片包括第一ODT电路,并且所述第一ODT电路用于当所述写入数据被写入所述第二NVM芯片时执行ODT。7.根据权利要求6所述的存储器系统,其中所述第一NVM芯片还包括第二ODT电路和第三ODT电路,其中所述第一ODT电路连接到所述数据总线,所述第二ODT电路连接到所述数据选通信号总线,并且所述第三ODT电路连接到所述读取使能信号总线,并且其中,当写入数据被写入第二NVM芯片时,第一和第二ODT电路被使能以执行ODT,而且第三ODT电路被禁用。8.根据权利要求6所述的存储器系统,其中,所述读取使能总线的读取使能信号在写入操作期间保持逻辑高电平。9.根据权利要求6所述的存储器系统,其中,所述控制器被配置为当所述终结被使能...

【专利技术属性】
技术研发人员:金恩智朴廷埈任政燉郑秉勋崔荣暾
申请(专利权)人:三星电子株式会社
类型:发明
国别省市:

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