半导体器件和电子系统技术方案

一种半导体器件，包括：下阶梯连接部，在衬底上位于第一竖直高度处；上阶梯连接部，在衬底上位于高于第一竖直高度的第二竖直高度处；下绝缘块，在第一竖直高度处接触多个下导电焊盘部中的每一个；上绝缘块，在第二竖直高度处接触多个上导电焊盘部中的每一个；中间绝缘膜，在第一竖直高度和第二竖直高度之间的第三竖直高度处在下绝缘块和上绝缘块之间；以及第一插塞结构，沿竖直方向延伸到下阶梯连接部、中间绝缘膜和上绝缘块中，其中，第一插塞结构在水平方向上的宽度在第三竖直高度处最大。在水平方向上的宽度在第三竖直高度处最大。在水平方向上的宽度在第三竖直高度处最大。

【技术实现步骤摘要】
半导体器件和电子系统
[0001]相关申请的交叉引用
[0002]本申请基于并要求于2021年8月25日向韩国知识产权局提交的韩国专利申请No.10
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2021
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0112658的优先权，该申请的全部公开内容通过引用合并于此。


[0003]本专利技术构思涉及一种半导体器件和包括该半导体器件的电子系统，并且更具体地，涉及一种包括非易失性竖直存储器件的半导体器件和包括该半导体器件的电子系统。

技术介绍

[0004]在需要数据存储的电子系统中，需要能够存储大容量数据的半导体器件，因此，研究了增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法之一，提出了一种半导体器件，该半导体器件包括具有三维排列的存储单元而不是二维排列的存储单元的竖直存储器件。

技术实现思路

[0005]本专利技术构思提供了一种半导体器件，该半导体器件即使在增加堆叠字线的数量以提高具有三维排列的存储单元的半导体器件的集成度时也能够保持适当的电特性和可靠性。
[0006]本专利技术构思还提供了一种电子系统，该电子系统即使在增加堆叠字线的数量以提高具有三维排列的存储单元的半导体器件的集成度时也能够保持适当的电特性和可靠性。
[0007]根据本专利技术构思的一个方面，提供了一种半导体器件，包括：衬底；下阶梯连接部，在衬底上位于第一竖直高度处，并且具有多个下导电焊盘部；上阶梯连接部，在衬底上位于高于第一竖直水平面的第二竖直高度处，并且具有多个上导电焊盘部；下绝缘块，在第一竖直高度处与多个下导电焊盘部中的每一个接触，并且覆盖下阶梯连接部；上绝缘块，在第二竖直高度处与多个上导电焊盘部中的每一个接触，该上绝缘块包括覆盖上阶梯连接部的部分和覆盖下绝缘块的部分；中间绝缘膜，在第一竖直高度和第二竖直高度之间的第三竖直高度处在下绝缘块和上绝缘块之间；以及第一插塞结构，在与上阶梯连接部水平间隔开的位置处沿竖直方向延伸到下阶梯连接部、中间绝缘膜和上绝缘块中，该第一插塞结构在水平方向上的宽度在第三竖直高度处最大。
[0008]根据本专利技术构思的另一方面，提供了一种半导体器件，包括：衬底，包括存储单元区和连接区；第一堆叠，在衬底上位于第一竖直高度处，该第一堆叠包括下阶梯连接部，该下阶梯连接部具有多条下栅极线和多个下导电焊盘部，该多条下栅极线在存储单元区中在竖直方向上彼此重叠，该多个下导电焊盘部在连接区中并一体地连接到多条下栅极线；第二堆叠，在衬底上位于高于第一竖直高度的第二竖直高度处，该第二堆叠包括上阶梯连接部，该上阶梯连接部具有多条上栅极线和多个上导电焊盘部，该多条上栅极线在存储单元区中在竖直方向上彼此重叠，该多个上导电焊盘部在连接区中并一体地连接到多条上栅极
线；下绝缘块，被配置为在第一竖直高度处覆盖下阶梯连接部；上绝缘块，被配置为在第二竖直高度处覆盖上阶梯连接部和下绝缘块；中间绝缘膜，在第一竖直高度和第二竖直高度之间的第三竖直高度处在第一堆叠和第二堆叠之间以及在下绝缘块和上绝缘块之间；以及插塞结构，在连接区中在与第一堆叠水平间隔开的位置处沿竖直方向延伸到下阶梯连接部、中间绝缘膜和上绝缘块中，该插塞结构在水平方向上的宽度在第三竖直高度处最大。
[0009]根据本专利技术构思的另一方面，提供了一种电子系统，包括：主板；半导体设备器件，在主板上；以及控制器，电连接到主板上的半导体器件，其中，该半导体器件包括：衬底；下阶梯连接部，在衬底上位于第一竖直高度处，并且具有多个下导电焊盘部；上阶梯连接部，在衬底上位于高于第一竖直高度的第二竖直高度处，并且具有多个上导电焊盘部；下绝缘块，在第一竖直高度处与多个下导电焊盘部中的每一个接触，并且覆盖下阶梯连接部；上绝缘块，在第二竖直高度处与多个上导电焊盘部中的每一个接触，该上绝缘块包括覆盖上阶梯连接部的部分和覆盖下绝缘块的部分；中间绝缘膜，在第一竖直高度和第二竖直高度之间的第三竖直高度处在下绝缘块和上绝缘块之间；以及插塞结构，在与上阶梯连接部水平间隔开的位置处沿竖直方向延伸到下阶梯连接部、中间绝缘膜和上绝缘块中，该插塞结构在水平方向上的宽度在第三竖直高度处最大。
附图说明
[0010]根据以下结合附图进行的详细描述，将更清楚地理解本专利技术构思的实施例，在附图中：
[0011]图1是根据本专利技术构思的实施例的半导体器件的框图；
[0012]图2是根据本专利技术构思的实施例的半导体器件的示意性透视图；
[0013]图3是根据本专利技术构思的实施例的半导体器件的存储单元阵列的等效电路图；
[0014]图4是根据本专利技术构思的实施例的半导体器件的部分区域的示意性平面图；
[0015]图5是包括在根据本专利技术构思的实施例的半导体器件中的存储单元块的一些组件的示意性平面图；
[0016]图6A是沿图5的线X1
‑
X1
’
截取的截面图；
[0017]图6B是沿图5的线X1
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X2
’
截取的截面图；
[0018]图6C是沿图5的线Y1
‑
Y1
’
截取的截面图；
[0019]图6D是包括在图6A中的区域EX1中的一些组件的放大截面图；
[0020]图6E是包括在图6C中的区域EX2中的一些组件的放大截面图；
[0021]图7至图9是分别示出了根据本专利技术构思的其他实施例的半导体器件的截面图；
[0022]图10A、图10B和图10C是示出了根据本专利技术构思的一些实施例的半导体器件的截面图；
[0023]图11是包括在根据本专利技术构思的其他实施例的半导体器件中的存储单元块的一些组件的示意性平面图；
[0024]图12是示出了沿图11的线X3
‑
X3
’
截取的截面和沿图11的线 X4
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X4
’
截取的截面的配置的截面图；
[0025]图13至图18是分别示出了根据本专利技术构思的一些实施例的半导体器件的截面图；
[0026]图19A和图19B是示出了根据本专利技术构思的一些实施例的半导体器件的截面图；以
及
[0027]图20A至图28是示出了根据本专利技术构思的实施例的制造半导体 器件的方法的截面图，并且图20A、图21A、图22A、图23A、图24A、 图25A、图26A、图27A和图28是根据与沿图5的线X1
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X1
’
截取的截 面相对应的部分的一些组件的工艺顺序的截面图，并且图20B、图21B、 图22B、图23B、图24B、图25B、图26B和图27B是根据与沿图5的 线X2
‑
X2
’
截取的截面相对应的部分的一些组件的工艺顺序的截面图， 并且图20C、图23C、图26C和图27C是根据与沿图5的线Y1
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Y1
’
截 取的截面相对应的部分的一些组件的工艺顺序的截面图；图29是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底；下阶梯连接部，在所述衬底上位于第一竖直高度处，并且具有多个下导电焊盘部；上阶梯连接部，在所述衬底上位于高于所述第一竖直高度的第二竖直高度处，并且具有多个上导电焊盘部；下绝缘块，在所述第一竖直高度处与所述多个下导电焊盘部中的每一个接触，并覆盖所述下阶梯连接部；上绝缘块，在所述第二竖直高度处与所述多个上导电焊盘部中的每一个接触，所述上绝缘块包括覆盖所述上阶梯连接部的部分和覆盖所述下绝缘块的部分；中间绝缘膜，在所述第一竖直高度和所述第二竖直高度之间的第三竖直高度处在所述下绝缘块和所述上绝缘块之间；以及第一插塞结构，在与所述上阶梯连接部水平间隔开的位置处沿竖直方向延伸到所述下阶梯连接部、所述中1绝缘膜和所述上绝缘块中，其中，所述第一插塞结构在水平方向上的宽度在所述第三竖直高度处最大。2.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括：下插塞部，在所述第一竖直高度处，并且包括延伸到所述下阶梯连接部中的部分；上插塞部，在所述第二竖直高度处，并且被所述上绝缘块围绕；以及插塞着落部，在所述下插塞部和所述上插塞部之间，并且在所述水平方向上比所述下插塞部的第一侧壁和所述上插塞部的第二侧壁在所述第三竖直高度处的水平位置更突出。3.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括：下插塞部，在所述第一竖直高度处延伸到所述下阶梯连接部中；上插塞部，在所述第二竖直高度处被所述上绝缘块围绕；以及插塞着落部，在所述第三竖直高度处被所述中1绝缘膜围绕，并且其中，所述下插塞部具有与所述插塞着落部的底表面相邻的最上部，其中，所述上插塞部具有与所述插塞着落部的上表面相邻的最下部，并且其中，所述上插塞部的所述最下部在所述水平方向上的宽度大于所述下插塞部的所述最上部的宽度。4.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括存储单元接触部，所述存储单元接触部被配置为能够电连接到从所述多个下导电焊盘部中选择的一个下导电焊盘部。5.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括沿所述竖直方向延伸到所述下阶梯连接部中的虚设沟道结构。6.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括贯通电极，所述贯通电极沿所述竖直方向延伸到从所述多个下导电焊盘部中选择的至少一个下导电焊盘部，并且被配置为与所述多个下导电焊盘部电绝缘。7.根据权利要求1所述的半导体器件，还包括沿所述竖直方向延伸到所述上阶梯连接部中的第二插塞结构，其中，所述第一插塞结构的最上表面在所述水平方向上的第一宽度大于所述第二插塞结构的最上表面的第二宽度。8.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括第一存储单元接触部，所述第一存储单元接触部被配置为能够电连接到从所述多个下导电焊盘部中选择的一
个下导电焊盘部，其中，所述半导体器件还包括第二存储单元接触部，所述第二存储单元接触部沿所述竖直方向延伸到所述上阶梯连接部中，并且被配置为能够电连接到从所述多个上导电焊盘部中选择的一个上导电焊盘部，其中，所述第一存储单元接触部和所述第二存储单元接触部在所述水平方向上彼此1隔开，并且其中，所述第一存储单元接触部的最上表面在所述水平方向上的第一宽度大于所述第二存储单元接触部的最上表面的第二宽度。9.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括沿所述竖直方向延伸到所述下阶梯连接部中的第一虚设沟道结构，其中，所述半导体器件还包括沿所述竖直方向延伸到所述上阶梯连接部、所述中1绝缘膜和所述下阶梯连接部中的第二虚设沟道结构，其中，所述第一虚设沟道结构和所述第二虚设沟道结构在所述水平方向上彼此1隔开，并且其中，所述第一虚设沟道结构的最上表面在所述水平方向上的第一宽度大于所述第二虚设沟道结构的最上表面的第二宽度。10.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括沿所述竖直方向延伸到所述下阶梯连接部中的第一虚设绝缘结构，其中，所述半导体器件还包括沿所述竖直方向延伸到所述上阶梯连接部、所述中间绝缘膜和所述下阶梯连接部中的第二虚设绝缘结构，其中，所述第一虚设绝缘结构和所述第二虚设绝缘结构在所述水平方向上彼此间隔开，并且其中，所述第一虚设绝缘结构的最上表面在所述水平方向上的第一宽度大于所述第二虚设绝缘结构的最上表面的第二宽度。11.根据权利要求1所述的半导体器件，其中，所述第一插塞结构包括第一贯通电极，所述第一贯通电极沿所述竖直方向延伸到所述下阶梯连接部中，并且被配置为与所述多个下导电焊盘部电绝缘，其中，所述半导体器件包括第二贯通电极，所述第二贯通电极沿所述竖直方向延伸到所述上阶梯连接部、所述中间绝缘膜和所述下阶梯连接部中，并且被配置为与所述多个上导电焊盘部和所述多个下导电焊盘部电绝缘，其中，所述第一贯通电极和所述第二贯通电极在所述水平方向上彼此1隔开，并且其中，所述第一贯通电极的最上表面在所述水平方向上的第一宽度大于所述第二贯通电极的最上表面的第二宽度。12.根据权利要求1所述的半导体器件，还包括外围电路结构，所述外围电路结构包括下衬底、在所述下衬底和所述衬底之1的多个电路、以及连接到所述多个电路的多个布线层，其中，所述第一插塞结构穿过所述衬底延伸到所述外围电路结构，并且连接到从所述多个布线层中选择的至少一个布线层。13.一种半导体器件，包括：衬底，包括存储单元区和连接区；第一堆叠，在所述衬底上位于第一竖直高度处，所述第一堆叠包括下阶梯连接部，所述
下阶梯连接部具有多条下栅极线和多个下导电焊盘部，所述多条下栅极线在所述存储单元区中在竖直方向上彼此重叠，所述多个下导电焊盘部在所述连接区中并一体地连接到所述多条下栅极线；第二堆叠，在所述衬底上位于高于所述第一竖直高度的第二竖直高度处，所述第二堆叠包括上阶梯连接部，所述上阶梯连接部具有多条上...

【专利技术属性】
技术研发人员：孙仑焕，金亨珍，辛承俊，申重植，申旻树，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：